请教： Artisan SRAM generator 的综合问题

wudiyyn · 发表于 2009-12-18 11:18:14

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我用Artisan SRAM generator 产生了verilog code。但是在synopsis综合时出错。原因是verilog code 里面有case equality（===）和case inequality不能被synopsis支持。哪位高手能帮忙解决？

jhw · 发表于 2009-12-18 11:24:01

Artisan SRAM generator 产生的verilog code 應該只是用來做仿真吧. 是當成一個IP來用, 它應該同時产生GDS與LEF檔給layout工具做P&R.

helte320 · 发表于 2009-12-18 12:39:35

综合的时候，
先把产生的memory的lib文件转换成db文件，添加进入连接库。
在综合的时候，代码里是不出现sram的任何东西的，只有一个在调用时候的例化。
的时候综合工具会自动寻找ram。

综合完成后，布局布线的时候，需要产生的memory的gds文件

wudiyyn · 发表于 2009-12-18 12:51:29

本帖最后由 wudiyyn 于 2009-12-18 13:03 编辑

我刚学这个，不是太明白。什么是“综合工具会自动寻找ram”？
楼上是不是说generator产生的verilog file只是用来仿真，综合的时候不需要这个文件。我已经把那个.lib文件转成.db文件了，还是不懂怎么产生memory的综合文件用来place&route。

jhw · 发表于 2009-12-18 15:37:10

综合時是把SRAM看成IP, 没辦法往下層看它實際的線路. 如果你有這個SRAM的.db文件, 也巳經link進來,綜合時会計算它和前面後面連接訊号的timing和loading.
完整的SRAM generator 應該同時产生綜合用的檔案(.lib), verilog的仿真檔案(.v), 完整的版圖檔案(.gds or .db), P&R 用的LEF檔案(.lef)