问题来源于,我在一个HDL文件中例化了ISE中的模板文件(一个V5的RAM原语,RAMB36SDP,然后准备在MODELSIM中单独仿真(不是在ISE里面调用MODELSIM),仿真结果显示找不到模块RAMB36SDP。
我感觉可能是由于没有调用库的缘故,当我再SIMULATE->START SIMULATE->library中调用了unisim库和simprim库时,在project中装入了RAMB36SDP原语文件,ISE->VERILOG->MTI_SE->UNISIM_VER->RAMB36SDP->_PRIMARY时,仿真显示
** Fatal: (vsim3421) Value 1095521093 for en_ecc_read is out of range 0 to 1.
# Time: 0 ps Iteration: 0 Instance: /tb_eth_dgf/u_eth_top/u_eth_dgf/ram_dgf File: E:/ISE10.1setup/ISEhdl/src/unisims/unisim_VITAL.vhd Line: 171785
# FATAL ERROR while loading design
1,不知道那地方操作错了,麻烦你指点下:
另外modelsim中已经编译了XILINX库文件,我再网上查了下,好像仿真核文件时需要添加库,工程中需要添加原语文件,
2,但是模板的调用是不是和IP的调用一样的不是很清楚,能不能请教下?
3,单独用MODELSIM仿真时,除了要在MODELSIM中编译xilinx库文件外,还要在仿真时进行哪些设置?
4,有人说要添加核文件,但是不知道核文件在哪,应该怎么添加。