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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › IC验证 › IC验证资料 › VMM for SystemVerilog （夏宇闻 中文版）
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楼主: saintgang

[资料] VMM for SystemVerilog （夏宇闻 中文版）

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feng841210
发表于 2012-8-31 20:47:10 | 显示全部楼层
天天被老婆打啊啊啊啊
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wuchangchun866
发表于 2012-9-1 13:48:10 | 显示全部楼层
这个要好好顶一下啊
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zrf_hwhs
发表于 2012-9-5 23:11:57 | 显示全部楼层
真是好东西啊
谢谢lz
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chenyoyo
发表于 2012-9-29 16:32:38 | 显示全部楼层
英文看的着实痛苦
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l153759
发表于 2012-10-27 22:18:45 | 显示全部楼层
好大的文件啊~
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boi-lee
发表于 2012-10-29 14:34:20 | 显示全部楼层
英文原版更好些 谢谢分享
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ljmaierjia
发表于 2012-11-4 13:37:43 | 显示全部楼层
is it useful?
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thrall_17
发表于 2012-11-10 23:16:26 | 显示全部楼层
好多啊
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liuyaohui
发表于 2012-11-25 11:22:49 | 显示全部楼层
lihai!!!!!!!
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liuyaohui
发表于 2012-11-25 11:27:59 | 显示全部楼层
好东西！！！！！！！！！！！！！！！！！！！！！！！！！！
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