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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › IC验证 › IC验证资料 › VMM for SystemVerilog （夏宇闻 中文版）
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楼主: saintgang

[资料] VMM for SystemVerilog （夏宇闻 中文版）

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drwang119
发表于 2011-12-15 01:59:42 | 显示全部楼层
xiexiefenxiang   就是分的包小了点
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ston_qi
发表于 2011-12-15 11:50:10 | 显示全部楼层
这末多包，要下一阵子了
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ston_qi
发表于 2011-12-15 11:54:18 | 显示全部楼层
钱用完了
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haipsunj
发表于 2011-12-15 18:53:29 | 显示全部楼层
太牛了
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haipsunj
发表于 2011-12-15 18:55:50 | 显示全部楼层
谢谢哈
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haipsunj
发表于 2011-12-15 19:05:32 | 显示全部楼层
谢谢哈，楼主
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haipsunj
发表于 2011-12-15 19:06:52 | 显示全部楼层
非常感谢。
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kate2011
发表于 2011-12-18 15:22:04 | 显示全部楼层
谢谢楼主。
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clany
发表于 2011-12-20 17:02:59 | 显示全部楼层
好费钱啊，心疼！不过谢谢分享！
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wuyu_ll
发表于 2011-12-22 22:31:08 | 显示全部楼层
thank
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