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楼主: becoll

[求助] 关于signalTap采样时钟的疑问

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发表于 2009-12-16 17:41:28 | 显示全部楼层
会不会是这个芯片系列本身不支持呢?
 楼主| 发表于 2009-12-16 18:33:37 | 显示全部楼层
10# spritez
行了,谢谢!
发表于 2009-12-16 19:30:30 | 显示全部楼层
我今天也遇到了这个问题,我遇到的问题是系统采数出错,在时钟选择的时候,所以我想看看,当SEL变化时,时钟切换时什么样的,,,可惜锁相环的始终怎么都家不进去,,,找不找不到,我试了所有的选项都不行
发表于 2010-4-11 17:35:03 | 显示全部楼层
盼高人来解释
发表于 2010-6-6 10:15:30 | 显示全部楼层
好像signaltap不支持PLL的测试
发表于 2010-8-9 20:59:08 | 显示全部楼层
谢谢 分享谢谢 分享
发表于 2010-8-16 21:03:37 | 显示全部楼层
可以的!
发表于 2010-8-23 21:46:13 | 显示全部楼层
最简单的方法,就是你把100M时钟做成一个输出端口就好了,这样在找引脚的时候选择pin:all就能找到那个时钟端口了。
发表于 2012-6-4 14:36:09 | 显示全部楼层
锁相环的输出时钟在signaltap中是无法观测的。
逻辑分析器不可测试的信号包括:逻辑单元的进位信号、PLL的时钟输出、JTAG引脚信号、LVDS(低压差分)信号。
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