求教高手, 這個Verilog code有可能改得更快嗎?

leesg

出題 :
有一個module用來對A+B取餘數, 做 (A+B)mod K的動作, A[12:0] B[12:0] 其輸出也是 [12:0]

現, 將上述module串接24個, 同時每級串接後都有一個 register 將每個計算結果latch起來, 這24個register必須同時輸出, out0輸出會當成u1的輸入, 每一級串起來
由於propagation delay太長了, 有沒有改善的方法呢?

AplusBmodK u0(in0, out0);
AplusBmodK u1(out0, out1);
AplusBmodK u2(out1, out2);
...
AplusBmodK u23(out22, out23);

[email=always@(posedge]always@(posedge[/email] clk or negedge rstn)
begin
if(rstn == 0)
   regOut0 <= 0;
else
   regOut0 <= out0;
end
.... 其它23個亦同

tiantianxch

怎么是繁体字啊，难道不是大陆的~

linuxluo

if you use DC, then you can try DW, it's faster in most cases

ix1982

流水线!