设为首页收藏本站

在线咨询切换到宽版

eetop公众号

创芯大讲堂

创芯人才网

快捷导航

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › 《设计与验证VerilogHDL》源码实例和Verilog规范 ...

123 4 5 / 5 页下一页

返回列表发新帖

楼主: eaglesmiling

《设计与验证VerilogHDL》源码实例和Verilog规范

发表于 2009-12-27 21:59:48 | 显示全部楼层

QIANLIE DING YIXIA

回复支持反对

使用道具举报

发表于 2009-12-31 15:25:11 | 显示全部楼层

谢谢楼主分享！！！

回复支持反对

使用道具举报

发表于 2009-12-31 15:26:38 | 显示全部楼层

学习，谢谢楼主

回复支持反对

使用道具举报

发表于 2010-1-2 14:03:11 | 显示全部楼层

thanks

EETOP创芯人才网职位发布入口

回复支持反对

使用道具举报

发表于 2010-1-2 15:58:02 | 显示全部楼层

看一下，

EETOP创芯人才网简历投递入口

回复支持反对

使用道具举报

发表于 2010-1-2 16:16:52 | 显示全部楼层

楼主辛苦啊，非常感谢

EETOP创芯人才网职位发布入口

回复支持反对

使用道具举报

发表于 2010-1-5 15:29:03 | 显示全部楼层

不错不错经典的东东要收藏了！！

EETOP创芯人才网简历投递入口

回复支持反对

使用道具举报

发表于 2010-2-26 16:59:21 | 显示全部楼层

thanks

EETOP创芯人才网职位发布入口

回复支持反对

使用道具举报

发表于 2010-2-26 17:40:32 | 显示全部楼层

好好学习天天向上

EETOP创芯人才网简历投递入口

回复支持反对

使用道具举报

发表于 2010-2-26 19:45:18 | 显示全部楼层

Thanks !!!!!!!!!!

回复支持反对

使用道具举报

123 4 5 / 5 页下一页

返回列表发新帖

关闭

站长推荐 /1

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2025-8-23 07:41 , Processed in 0.015833 second(s), 4 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表