请问cadence icfb集成环境中怎么用verilog-a?

rushlove · 发表于 2014-9-25 09:32:00

回复 9# moshangcaoxun

你好，我已经按你的方法顺利生成了symbol，然后我在“analog environment”中进行仿真，点击“nestlist and run”之后，ADE上的状态是：Ready，然后我看icfb上的提示信息~

。现在不知道怎么弄了

hans1229 · 发表于 2015-2-1 14:59:21

受教了！

lin116 · 发表于 2015-4-22 14:43:10

回复 5# lovelixian

您好，我按照一本eda教材学习使用cadence，编写好 .v 文件后导入一直不成功，不能生成该verilog电路的symbol。
错误如下 EXPSMC（。。。。。。。。.v 28|20） expecting a semicolon(';')[6.1(ieee)] 向您请教，不胜感激。

hibai · 发表于 2015-5-12 22:15:26

谢谢！！！！！！！！！！！！！！！！！！！！

坏蛋哪没有 · 发表于 2015-9-15 18:56:40

也碰到这个问题了，回答的好详细，给力。。赞一个

czxue1015 · 发表于 2015-10-22 15:49:48

9楼很给力，大赞

scsfvslahm · 发表于 2015-11-29 14:58:09

学习了……

yanjin0320 · 发表于 2016-3-23 11:33:33

谢谢分享

毅小祥 · 发表于 2016-12-13 15:54:49

学习了，，

jieok · 发表于 2018-10-24 16:22:13

回复 9# moshangcaoxun

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