请教:数模混合仿真

englishwin · 发表于 2009-12-4 19:33:42

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想把verilog综合以后的门级网表转成spice网表和模拟电路一起做管级仿真. 先用的是calibre的v2lvs转成spi文件,但这个好象不是能用于仿真的标准spice网表,现在想是不是可以用hsim转.
不知有没有人有过这种transistor-level混仿的经验,一般怎么做.

amodaman · 发表于 2009-12-5 00:56:13

用Cadence AMS Designer 仿真，其中的数字部分可以用Verilog，也可以用Spice网表，模拟部分可以用Spctre或者用UltraSim

或者用Mentor ADMS仿真

englishwin · 发表于 2009-12-5 01:12:01

用Cadence AMS Designer 仿真，其中的数字部分可以用Verilog，也可以用Spice网表，模拟部分可以用Spctre或者用UltraSim

或者用Mentor ADMS仿真
amodaman 发表于 2009-12-5 00:56

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谢谢，不过现在有Verilog了，想转换成spice再一起仿，不知道这个该怎么实现。

amodaman · 发表于 2009-12-5 01:19:54

你的问题是产生Spice网表的问题啊。综合以后的门级网表在Cadence数据库里面打不开吗？打开了就可以产生网表了。

amodaman · 发表于 2009-12-5 01:22:21

LVS里面用得Spice网表是没有模型的。Cadence 里面没有Verilog-In或者其他相似的Import功能吗？

用Hsim也是一样的关要过。

amodaman · 发表于 2009-12-5 01:25:05

我倒是做过完整的信号通路的晶体管级仿真，用Hsim， UltraSim或者AMS都可以，可以探讨一下。有一些小技巧要注意，才能达到最终的仿真要求。

碰到具体问题再问吧。

amodaman · 发表于 2009-12-5 01:58:15

既然可以做LVS，那么你大概可以得到CDL网表的，把CDL网表Import到Cadence里面来就会产生一个Transistor-Level的线路图数据库，那么就可以产生可以仿真的Spice网表了。

大大山 · 发表于 2009-12-5 11:15:35

7# amodaman
这个问题，我也想知道

就是怎么把verilog数字模块与模拟模块进行hspice 仿真

welin · 发表于 2009-12-5 11:45:22

谢谢！也下下来看看

lwjbh · 发表于 2009-12-5 21:04:01

spectreVerilog不就可以么，v2lvs以后的cdl就可以直接用cadence仿真，你做v2lvs的时候不是需要-l lib，这个lib里面就有model啊