时钟的glitch？

englishwin · 发表于 2009-11-29 00:34:38

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本帖最后由 englishwin 于 2009-11-29 00:37 编辑

有一个系统，最后是经过组合逻辑电路产生的信号作为后面电路的clk，这个clk可能就有glitch，直接加DFF好像也不行，怎么可以消除呢？

zhangbinsniper · 发表于 2009-11-29 10:11:13

有两个方法，看你选哪个：1、使用去抖电路对输入的组合逻辑信号去除抖动后，再使用。2、使用另一个稳定的时钟源来作为触发器的时钟，用组合逻辑的信号来做使能信号即可。

beyondzheng · 发表于 2009-11-29 15:06:21

进来学习一下!

englishwin · 发表于 2009-11-29 19:02:48

有两个方法，看你选哪个：1、使用去抖电路对输入的组合逻辑信号去除抖动后，再使用。2、使用另一个稳定的时钟源来作为触发器的时钟，用组合逻辑的信号来做使能信号即可。
zhangbinsniper 发表于 2009-11-29 10:11

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谢谢~
其实这个组合逻辑就是mux在同频不同相的多个时钟间切换，查到的一般都是针对两个时钟间切换的防glitch电路，不知对于多个时钟有没有什么简单的方案。
另外第二种方法不是很明白，触发器的输入是什么，这个带毛刺的时钟作为enable信号怎么就能把毛刺滤掉呢

zhangbinsniper · 发表于 2009-11-29 21:02:39

你多个时钟切换，使用fpga中的全局时钟buffer就可以做到，还自己用mux干么？

englishwin · 发表于 2009-11-29 22:56:53

你多个时钟切换，使用fpga中的全局时钟buffer就可以做到，还自己用mux干么？
zhangbinsniper 发表于 2009-11-29 21:02

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是自己设计的电路，不是fpga

etp_tt · 发表于 2009-12-2 19:48:51

use clock enable.

sunny198349 · 发表于 2009-12-2 23:43:36

1：用glitchless的clock mux
缺点：clock切换不是立即的，要等n个cycle。
2：同一楼，组合逻辑产生的作为enable，
缺点：需要一个clock

xiangchengsun · 发表于 2017-7-11 17:09:26

回复 4# englishwin

多个时钟，可以用普通的MUX（会有毛刺的那种）加上时钟无毛刺切换电路组合实现