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pll synthesizer性能指标间的相互关系及其影响

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发表于 2006-7-24 10:13:06 | 显示全部楼层 |阅读模式

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大家都知道基于pll的频综有以下几个主要的指标:相位噪声,频率分辨率,参考频率源的相位噪声,锁定时间,环路滤波器的截止频率。。。。
对于一个系统而言,这些指标之间是相互牵制的,满足了一个指标,就意味着要牺牲另一个指标。比如说,对于环路滤波器而言,我们考虑要减小寄生杂散时,就需要一个小的环路带宽,但小的环路带宽会增加频综的相位噪声,所以说要在杂散抑制和相位噪声间找一个平衡。再比如,当分频比N较小时,环路的相位噪声会减小,但相应的环路带宽会变大,又会增加杂散。等等。
希望大家能帮忙总结pll synthesizer性能指标间的相互关系及其影响,这样我们在设计制作调试频综时,会有一个更全方位的考虑,增强我们工作的针对性,希望大家补充,完善,谢谢!
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发表于 2006-8-5 13:55:08 | 显示全部楼层
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发表于 2009-6-7 19:17:04 | 显示全部楼层
这个问题提的好,把它顶起来,小弟正准备学pll
发表于 2009-7-15 16:57:11 | 显示全部楼层
我也在学pll
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发表于 2009-7-16 00:03:17 | 显示全部楼层
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发表于 2009-7-30 20:09:26 | 显示全部楼层
并不是减小loop 带宽就能抑制杂散,也不一定降低噪声;影响pll噪声的因素由于各自的传函不同而导致具体情况具体分析,一般来说,考虑到锁定时间问题,loop BW不宜太小,
发表于 2014-2-12 12:56:19 | 显示全部楼层
希望大牛帮忙总结一下喽
发表于 2024-6-10 22:56:53 | 显示全部楼层
I am also learning pll
发表于 2024-6-11 11:15:26 | 显示全部楼层
#在这里快速回复#小的环路带宽会增加频综的相位噪声这个说的是不是有点问题,如果小的有问题,那就用大的,大的加速锁定时间,不是一举两得?
发表于 2024-9-6 13:23:14 | 显示全部楼层
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