有无检查跨时钟域路径的好方法

chaur · 发表于 2009-11-1 19:19:10

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想找一个工具，可以吧设计中的跨时钟域路径全部罗列处理啊，好进行分析确认，不知道有无，quarts的timequest可以做到这点，对于其他的FPGA设计有无什么办法

huoji39 · 发表于 2009-11-2 20:32:28

ISE,HEHE

hover99 · 发表于 2009-11-3 09:52:27

CDC工具可以帮你检查所有跨时钟域的设计问题。应该说所有跨时钟域的设计必须经过CDC检查。

xiaogouggg · 发表于 2009-11-6 15:48:34

spyglass

diyangguang · 发表于 2014-4-23 11:29:39

0in-cdc工具

richardxingxing · 发表于 2014-4-23 13:23:58

跨时钟域的地方最好都用一个模板来做，以后用脚本就可以抓出来了

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