如何用VHDL或Verilog最简洁地描述出一种逻辑功能（详见正文）

becoll · 发表于 2009-11-3 09:30:44

7# lokta
这个思路好啊，我怎么没想到。连测试程序都写出来了，谢谢啦

sghgfmu · 发表于 2009-11-3 16:11:55

学习了！

billwaston · 发表于 2009-11-15 14:56:03

assign b=(| c);
always @ (posedge clk)
begin
c[0]<=a;
c[2:1]<=c[1:0];
end

zhouskill · 发表于 2009-11-17 16:25:15

学习了~~~

zeqing2000 · 发表于 2010-6-29 14:56:26

学习

HenryLai · 发表于 2010-7-1 14:18:38

always@(posedge clock)
begin
a_dly[1:0] <= {a_dly[1],a};
end

assign b= a | (|a_dly[1:0]);

cdsmakc · 发表于 2010-7-1 22:10:45

6楼正解。

2403102028 · 发表于 2010-7-2 10:43:56

嗯代码不错

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