如何用VHDL或Verilog最简洁地描述出一种逻辑功能（详见正文）

becoll

7# lokta
这个思路好啊，我怎么没想到。连测试程序都写出来了，谢谢啦

sghgfmu

学习了！

billwaston

assign b=(| c);
always @ (posedge clk)
    begin
          c[0]<=a;
          c[2:1]<=c[1:0];
    end

zhouskill

学习了~~~

zeqing2000

学习

HenryLai

always@(posedge clock)
begin
  a_dly[1:0] <= {a_dly[1],a};
end

assign b= a | (|a_dly[1:0]);

cdsmakc

6楼正解。

2403102028

嗯 代码不错