保持时间为负怎么处理？

navbooby · 发表于 2006-10-20 19:39:12

保持时间=数据延迟－时钟延迟＋器件本生的最小延迟（与工艺有关）
器件本身的延迟较小，因此保持时间为负，一般是由于时钟延迟大于数据延迟造成的。
因此可以通过增加数据延迟来解决。
另外还有一种方法是通过设置multicycle

ddxx · 发表于 2006-10-21 11:39:38

数据传输延时大于时钟传输延时。

vlog · 发表于 2006-10-21 13:31:34

学习了，呵呵

realzero2000 · 发表于 2006-10-21 14:46:57

同意前面的观点，保持时间为负应该是由于数据延迟大于时钟的延迟所造成的。
(当然也有可能是因为楼主对quartus timing analyser的设置不当 ^_^ )
不过，一般来讲时钟信号在fpga默认走的是clock network，就是所谓的等长线，本身已经是对时钟走线有优化了，clock skew等问题很少可能会发生。但是，如果是采用门电路对clock加以处理后，那么这个clock的fpga的片上走线就可能不在clock network上了，而是走interconnection的普通线，也就是和数据走线一样了。最常见的例子就是用一个not gate来对clock做反相，或者用一个dff的出口做另一个dff的clock。如果design用的片上资源很大，而系统频率又相对来讲比较高，那么这样的gate clock多半会让你恶梦连篇的^_^。