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benselang · 发表于 2009-10-22 07:32:13

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初学者，做了两个模块，分开来综合以后没有问题，合起来以后仿真没有问题，但是在实际运行的时候就出问题，查看了RTL Viewer(我用的是Quartus)没有问题，但是在Technology Map Viewer里边看的时候就发现有几个寄存器没有生成，本来两个模块之间的总线是8位的，但是生成以后只有4位，而分开的时候用Technology Map Viewer看的时候也没有问题，很迷茫，身边找不到人问，所以来请教高人，非常感谢

pptiger · 发表于 2009-10-22 09:30:17

另外的4位，可能没有用到，或者连接有问题，被综合掉了。查看一下综合报告。。。

MOSFET · 发表于 2009-10-22 10:05:13

有可能没什么影响被优化掉了1

eaglesmiling · 发表于 2009-10-22 10:06:16

Coding @

chit_wps · 发表于 2009-10-22 10:35:21

仔细看quartus报出的每一条warning信息应该能找到相关信息顺着去改code

narcissist · 发表于 2009-10-22 17:47:13

同来学学

sghgfmu · 发表于 2009-10-22 20:29:40

应该是被优化掉了吧，要不怎么会看不见了呢！

gaojx · 发表于 2009-10-22 21:04:41

单独综合时，模块的每个输入输出都被映射到引脚上了，那4位被视为有效的。但是合起来后，两模块间的连接信号有可能出现输入比输出位宽大的情况，因此会被综合掉。检查一下两个模块间的信号是否有宽度不同的情况，如果有，问题多半处在那里。
其次逻辑仿真不一定与综合后的结果一致，特别是代码风格不好的时候更容易出现。

amtek · 发表于 2009-10-23 11:39:07

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amin2008 · 发表于 2009-10-23 22:43:35

应该是被优化掉了，看看报告吧

amtek amtek 当前离线积分 25 头像被屏蔽	发表于 2009-10-23 11:39:07 \| 显示全部楼层提示: 作者被禁止或删除内容自动屏蔽
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