一个cpu内核的问题？

tonyliu76 · 发表于 2004-8-30 17:52:47

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我们设计了一个51的cpu core，通过FPGA验证是正确的，但是流片后其功能就只能在一个很小的电压范围内才能实现了（1.7~3.7V),并且输入时钟频率也并不能高于7M，否则就失去了正确的功能，后来我固定输入时钟的频率（4M左右），幅值（5V），改变其输入电压，发现其地址线在1.7~3.7V为正确的波形（幅值，频率），例如输入时钟3.0M,地址线A1上正确波形频率应为4分频即为775KH,但是当输入电压超过3.7V后，A0上的矩形波频率会从775KH突变为1.5M,那位大侠能够帮我考虑一下出现问题的原因。不胜感谢！

wjx197733 · 发表于 2004-8-30 18:29:15

您的51的cpu core是VHDL的还是VERILOG的？如果是VERILOG的，你能把您的51的cpu core发给我吗？我的邮箱：SD96@163.COM。先谢谢了！！！

hypee · 发表于 2004-8-31 10:21:59

可能是你在physical compile 出问题了
在clock div时没设计好

tonyliu76 · 发表于 2004-8-31 13:18:49

hypee:

hypee · 发表于 2004-8-31 14:58:08

YES?
内部的口pullup
pulldown
但不错了
能流片了
我的还在fpga下

黄杰平 · 发表于 2004-9-8 18:03:00

FPGA是可以用来验证代码的正确性的，但ASIC物理综合与后端的设计密切相关，不知是如何操作的。

hypee · 发表于 2004-9-9 16:44:45

内部电压分配的原由

guanfree · 发表于 2004-10-3 19:36:41

是不是这样的缘故：比如说上升沿分频，在时钟的上升沿可以正确被检测到，但下降沿时，会产生一个下冲的尖峰脉冲，这个尖峰脉冲结束时会有一个上升沿，当电压足够大时，这个假的上升沿会被检测到，被错误地认为是一个上升沿，这样就产生了误操作。你用示波器量一下时钟波形，如果真的存在下冲，你可以试试串接两个非门，非门有滤波的作用。不管怎么样，把结果告诉大家，共同提高是这里的宗旨

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