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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › Verilog设计中的经验点滴和经典范例
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楼主: feitianyu

Verilog设计中的经验点滴和经典范例

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发表于 2011-5-9 12:30:34 | 显示全部楼层
学习了
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发表于 2011-5-9 19:36:29 | 显示全部楼层
不错 下下来看下
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发表于 2011-5-9 19:46:09 | 显示全部楼层
回复 1# feitianyu

多谢  下来学习
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发表于 2011-5-9 20:19:47 | 显示全部楼层
谢谢你的共享!!
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发表于 2011-5-9 20:22:28 | 显示全部楼层
thanks for sharing
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发表于 2011-5-9 20:49:32 | 显示全部楼层
下载来看看
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tf_0991
发表于 2011-5-10 01:12:58 | 显示全部楼层
呵呵，很细致，很实用。
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KK19999
发表于 2011-5-16 19:40:33 | 显示全部楼层
感謝前輩的分享~~真的很謝謝ˊ^^
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faddist
发表于 2011-5-16 19:55:28 | 显示全部楼层

笑纳；呃
分别从v
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发表于 2011-5-17 16:03:25 | 显示全部楼层
it is full of working sweat!
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