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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › Verilog设计中的经验点滴和经典范例
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楼主: feitianyu

Verilog设计中的经验点滴和经典范例

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pear
发表于 2009-9-28 23:01:48 | 显示全部楼层
内容基础,挺好的
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发表于 2009-9-29 00:43:27 | 显示全部楼层
资料很一般。不过是原创。
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yy225819
发表于 2010-4-13 20:28:39 | 显示全部楼层
非常感谢
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heromy
发表于 2010-7-9 17:58:58 | 显示全部楼层
实用的东东哦 支持 支持！！
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发表于 2010-8-24 09:25:18 | 显示全部楼层
谢谢楼主
下来看看
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发表于 2010-8-24 15:09:33 | 显示全部楼层
感谢楼主
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发表于 2010-8-24 15:25:28 | 显示全部楼层
感觉内容太少~而且也太精简了吧~
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yb111111
发表于 2010-8-25 10:47:58 | 显示全部楼层
好东西啊
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发表于 2010-9-8 10:30:25 | 显示全部楼层
kankan
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wsyslf
发表于 2011-3-21 22:08:31 | 显示全部楼层
顶下，支持楼主！
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