talk about the output of Verilog .谁有兴趣?

九鼎 · 发表于 2004-7-31 15:56:02

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Top fig is the result of verilog.Bott. fig is the C.
当用verilog模拟时，有大量的毛刺。请问这个误差是由于毛刺的原因吗？
请高手赐教。

atuhappy · 发表于 2004-7-31 16:00:35

没明白

九鼎 · 发表于 2004-8-1 12:08:34

用数字电路实现ｙ＝Ｘ＊＊３－ｘ函数，其中x是用概率实现的。

atuhappy · 发表于 2004-8-1 22:15:32

是不是舍尾误差

九鼎 · 发表于 2004-8-2 13:11:47

什么是舍尾误差，英文是怎么写的？

atuhappy · 发表于 2004-8-2 13:43:11

rounding errors

tjulz · 发表于 2008-3-5 00:56:49

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