为何pipeline使电路加快

red_0220 · 发表于 2009-9-18 17:01:34

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请问为啥pipeline跟no pipeline比较操作频率会较高?
比如说像这个乘法器后端接上许多D Flip Flop..这样反而可以变快?

登录/注册后可看大图

有什么其他优点跟缺点?

THX

caowangyang · 发表于 2009-9-19 00:29:16

20看不到图。。。

planet1997 · 发表于 2009-9-19 09:28:06

老兄你好好看看资料吧，流水线将复杂的任务分解，使它在一个时钟内完成部分计算，
计算的快，加上并行计算，虽然等结果出来有一定的延时，但是当计算大量的数据来讲，基本上是一个时钟做一次完整的运算

newway · 发表于 2009-9-19 20:59:28

关键路径会变短，门延时减小，时钟频率就提高了

amin2008 · 发表于 2009-9-19 23:06:50

就是缩短组合电路的长度

lokta · 发表于 2009-9-21 09:50:02

楼上的说得不错～

amormio124 · 发表于 2009-10-1 00:40:38

不过你的图不算是pipeline，再后面加一大堆DFF是没用的，除非软体会去移动DFF位置

song_song78 · 发表于 2009-10-3 14:29:01

it's good

fugly316 · 发表于 2009-11-17 20:56:15

基本问题，但是值得讨论

fugly316 · 发表于 2009-11-17 20:57:50

感谢ls几位的耐心解释~~~~~~~~~~~

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