请教：为什么FPGA输出时钟波形好差??

猫王300秒 · 发表于 2009-9-11 11:09:14

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为什么我用Altera EP3C5E144C8 芯片的一个普通的I/O口做时钟输出，
把晶振的输入时钟50MHz用Verilog分频后输出5MHz，用示波器观察波
形，发现波形好差，不是理想的方波，而是类似三角波（正弦波）？用
PLL分频也是一样的。
示波器显示输出频率是对的，于是我把输出时钟改为200KHz时，示波器
观察波形输出才是方波，就是上沿有点毛刺。

难道Altera FPGA芯片不能输出频率高点的方波么？？？

wbx123 · 发表于 2009-9-12 07:26:24

那是你示波器的原因，分辨率不高

qushaobo · 发表于 2009-9-12 15:48:08

你会用示波器吧?

wspzwps · 发表于 2009-9-12 19:41:50

学习学习

Ivy_Zhan · 发表于 2009-9-15 22:51:41

示波器没调好吧

athlonz · 发表于 2009-9-16 00:20:20

搞个60M的示波器把

hanleo · 发表于 2009-9-16 11:10:17

应该是示波器设置的问题，示波器和探头什么型号？再检查有没有设置“带宽受限”

kimway0 · 发表于 2009-9-17 00:17:13

同问啊

skytang007 · 发表于 2009-9-17 09:13:20

示波器的问题

xtaixm · 发表于 2009-9-17 11:01:15

可能是你的输入源有抖动！
还有FPGA的PLL是可编程的！当然没有定制的好啦！其实你约束一下时钟输出管脚的电流就好了！

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