向高手请教同步化设计中的沿问题

kaiwa · 发表于 2009-9-24 02:18:04

学到知识了

amormio124 · 发表于 2009-9-29 23:37:58

楼主是指一个DFF既是上升沿又是下降沿？
这样的DFF到目前为止是没有可商用的。

还是指一个design里面，一些DFF是上升沿，另一些是下降沿？
其实当系统大了，这个是不可避免的，
想清楚了对系统的稳定是没有影响的，
只是一般都要求50%占空比的clock。
STA也还算不复杂，
另外串scan的时候要注意一下，
但只要能避免就避免吧，
犯不着自找麻烦

chengwei1984 · 发表于 2009-10-16 19:50:17

长见识了,谢谢

abcdzigbee · 发表于 2009-10-18 18:49:57

的确如此

windfly0 · 发表于 2009-10-18 20:20:38

肯定赛，如果是半定制电路，避免如此使用，要不然时钟设计复杂

post1117 · 发表于 2009-10-18 20:27:42

占空比的问题，还有综合工具的问题，用2个沿还不如用2倍频率的同一个沿

misrig001 · 发表于 2010-11-30 09:18:13

之前发的帖子，现在回头看看，再顶一下
随着见识的增多，实际的工程中，使用双沿不可避免的，特别是在ASIC中，但是在FPGA中是有点麻烦，不单是稳定的问题，一旦使用双沿会使时序约束复杂，而且工具会自动将约束的系统时间降为一半，这意味着布线是按你本来约束频率的两倍来进行的，增加了布线难度和时序收敛的难度

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