向高手请教同步化设计中的沿问题

misrig001 · 发表于 2009-9-4 16:32:22

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系统设计中一般都要求同步设计，就是由一个时钟来同步控制数据的改变，最好不要用多个时钟，但如果在系统中分别取时钟的上升沿和下降沿来触发，这样对系统的稳定性有没有影响，高手能不能说明下，好像这方面的资料很少啊

zhyeah · 发表于 2009-9-4 18:50:57

当然有影响了
建议最好不要用双沿
否则功能对了，到后期的STA时序分析就会遇到麻烦了，还要人工去设置一些假路径等等，会多出不少工作

baolin · 发表于 2009-9-5 02:56:38

什么地方需要这么奇怪的用法?

pqfp001 · 发表于 2009-9-5 04:06:33

如果时序正确，用当然没有问题。不过如果不是不得已，还是用同一个沿的好。

zhangbinsniper · 发表于 2009-9-5 18:26:28

一般来说是不可以的，这样很容易受到时钟抖动的影响，除非专用的寄存器

kordy · 发表于 2009-9-5 22:38:55

学习中。

misrig001 · 发表于 2009-9-8 10:58:06

前几天查了些资料，zhyeah说的很有道理，时序分析上有难度，可能对系统的稳定也有不少的影响，有点类似于异步时钟了，不知谁有没有这方面的资料，推荐下

nudtzy · 发表于 2009-9-8 11:31:48

去google snug的一片DDR的STA分析
这儿说得很清楚

并且，如果双边沿的话，一些工艺库的cell是不太稳定的
时序分析时与外部芯片交互很难做

xtaixm · 发表于 2009-9-17 11:19:44

上面的几位仁兄说的都很正确！
在不是万不得已的情况下！尽量不要用双沿！

skytang007 · 发表于 2009-9-17 12:37:06

一般只用一个沿,不然时序很麻烦的啊

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