Verilog中任务的调用

jsbv

verilog dsp.v task.v
task Mult1;
    input [15:0]in1;
    input [15:0]in2;
    output [15:0]a;
    output [15:0]b;
    output latch;
   
    reg [15:0]a;
    reg [15:0]b;
    reg latch;
   
always@(in1 or in2)
    begin
       a= #1 in1;
       b= #1 in2;
       latch= #1 1'b1;
    end
endtask