新手上路：FPGA的乘法问题

kaiwa · 发表于 2009-9-24 02:31:27

学习学习

skytang007 · 发表于 2009-9-24 09:23:46

常系数乘法可以用CSD（减少加法器），非常快，应该比altera的ip核快。

baolin · 发表于 2009-9-24 12:17:44

现在的综合器很聪明, 用CSD也没有直接综合效果好
至少DC新版的是这样，建议直接写*

post1117 · 发表于 2009-9-26 18:20:05

把b分解为2的倍数，把乘法转化为对a 的移位和加法即可完成

yqnt · 发表于 2009-9-26 20:01:01

移位相加
两个for loop

jerrylipeng · 发表于 2009-9-28 12:54:39

综合器肯定会优化，如果不用IP Core，得看数据位宽和时钟频率

feng841210 · 发表于 2009-9-28 21:37:12

移位相加
FPGA的FEX系列时钟频率不到100M

lokta · 发表于 2009-9-29 14:37:21

ACTEL里面集成了现成的乘法器，你可以用用，省掉不少LE资源。
你直接写也可以，综合没啥问题，就是很耗单元。。。

amormio124 · 发表于 2009-10-1 00:12:08

和常数相乘何必动用乘法器？

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