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查看: 1996|回复: 4

[求助]verilog

发表于 2004-6-25 11:33:26 | 显示全部楼层 |阅读模式

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请教:
双向端口某时被设成高阻时,是否还可输入信号
inout a;
reg c,d;
assign a=(b)?c:1'bz;
b=0;
d<=a; ???
还有双向端口如何用modelsim仿真
感谢！

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发表于 2004-6-25 11:45:23 | 显示全部楼层

[求助]verilog

可以输入信号
仿真就可以了呀

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发表于 2004-6-25 12:08:48 | 显示全部楼层

[求助]verilog

只有被设为高阻才能输入信号。

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发表于 2004-6-25 12:43:11 | 显示全部楼层

[求助]verilog

楼上的版主大人，为什么要设为高阻才可输入啊？应该是设为高阻时才可输出信号吧？

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发表于 2004-6-25 13:02:51 | 显示全部楼层

[求助]verilog

这是个3态
高阻态时，端口的电平受输入控制
因为自己是高阻，有输入电流就能把电平置高，拉出电流就会把电平置低

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