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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › IC验证 › IC验证资料 › SystemVerilog 的VMM 验证方法学

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楼主: xiaoxiaoyuwts

SystemVerilog 的VMM 验证方法学

发表于 2009-12-7 10:24:15 | 显示全部楼层

谢谢!很好的学习资料呀.

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发表于 2009-12-7 15:30:24 | 显示全部楼层

好东西，谢谢

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发表于 2009-12-7 20:57:54 | 显示全部楼层

谢谢，好东西

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发表于 2009-12-7 20:59:01 | 显示全部楼层

谢谢，好东西

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发表于 2009-12-7 21:00:05 | 显示全部楼层

谢谢，好东西

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发表于 2009-12-7 21:01:24 | 显示全部楼层

谢谢，好东西！

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发表于 2009-12-7 21:02:38 | 显示全部楼层

谢谢，好东西

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发表于 2009-12-13 19:35:49 | 显示全部楼层

thanks!!!!!

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发表于 2009-12-18 08:20:43 | 显示全部楼层

1# xiaoxiaoyuwts
Thanks!!!

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发表于 2009-12-18 08:23:53 | 显示全部楼层

1# xiaoxiaoyuwts
感谢!有点小贵!

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