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Verilog中integer与reg的区别

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cyberjok
发表于 2009-8-17 09:50:27 | 显示全部楼层 |阅读模式

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Verilog中integer与reg的区别

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crazyrobot
发表于 2009-8-17 10:22:04 | 显示全部楼层
四谛法士大夫
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waynb
发表于 2010-4-26 16:50:03 | 显示全部楼层
xiexiele
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ricky000a
发表于 2010-4-26 22:52:11 | 显示全部楼层
謝謝大大的分享~~~
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jianfeng108
发表于 2010-4-28 11:24:20 | 显示全部楼层
谢谢谢谢！
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eaglelsb
发表于 2010-4-28 11:45:19 | 显示全部楼层
一般不会用integer，除非是for语句
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84416475
发表于 2010-4-28 13:17:39 | 显示全部楼层
謝謝分享
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ygb_tju
发表于 2012-7-2 15:51:20 | 显示全部楼层
看看  怎么样！
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luyuan_0922
发表于 2012-7-5 00:17:24 | 显示全部楼层
謝謝大大的分享~~~
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0223
发表于 2012-7-5 09:27:24 | 显示全部楼层
这个还真没研究过，谢谢了
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