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fyqy0813 · 发表于 2015-4-1 23:22:55

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win3000 · 发表于 2015-4-7 14:35:53

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Preface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . xv
C HAPTER 1: Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
1.1 Nanometer Designs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
1.2 What is Static Timing Analysis?. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
1.3 Why Static Timing Analysis? . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
Crosstalk and Noise, 4
1.4 Design Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
1.4.1 CMOS Digital Designs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
1.4.2 FPGA Designs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
1.4.3 Asynchronous Designs. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
1.5 STA at Different Design Phases . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
1.6 Limitations of Static Timing Analysis . . . . . . . . . . . . . . . . . . . . . . . . . 9
1.7 Power Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
1.8 Reliability Considerations. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
1.9 Outline of the Book. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
C HAPTER 2: STA Concepts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
2.1 CMOS Logic Design. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
2.1.1 Basic MOS Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
2.1.2 CMOS Logic Gate . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
2.1.3 Standard Cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
2.2 Modeling of CMOS Cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
2.3 Switching Waveform . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
2.4 Propagation Delay. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
2.5 Slew of a Waveform . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
2.6 Skew between Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
2.7 Timing Arcs and Unateness . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
2.8 Min and Max Timing Paths . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
2.9 Clock Domains . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
2.10 Operating Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
C HAPTER 3: Standard Cell Library . . . . . . . . . . . . . . . . . . . . . . . 43
3.1 Pin Capacitance. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
3.2 Timing Modeling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
3.2.1 Linear Timing Model. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
3.2.2 Non-Linear Delay Model. . . . . . . . . . . . . . . . . . . . . . . . . . . 47
Example of Non-Linear Delay Model Lookup, 52
3.2.3 Threshold Specifications and Slew Derating. . . . . . . . . . . . 53
3.3 Timing Models - Combinational Cells . . . . . . . . . . . . . . . . . . . . . . . . 56
3.3.1 Delay and Slew Models . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
Positive or Negative Unate, 58
3.3.2 General Combinational Block . . . . . . . . . . . . . . . . . . . . . . . 59
3.4 Timing Models - Sequential Cells . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
3.4.1 Synchronous Checks: Setup and Hold. . . . . . . . . . . . . . . . . 62
Example of Setup and Hold Checks, 62
Negative Values in Setup and Hold Checks, 64
3.4.2 Asynchronous Checks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
Recovery and Removal Checks, 66
Pulse Width Checks, 66
Example of Recovery, Removal and Pulse Width Checks, 67
3.4.3 Propagation Delay . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
3.5 State-Dependent Models. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
XOR, XNOR and Sequential Cells, 70
3.6 Interface Timing Model for a Black Box . . . . . . . . . . . . . . . . . . . . . . 73
3.7 Advanced Timing Modeling. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
3.7.1 Receiver Pin Capacitance . . . . . . . . . . . . . . . . . . . . . . . . . . 76
Specifying Capacitance at the Pin Level, 77
Specifying Capacitance at the Timing Arc Level, 77
3.7.2 Output Current . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79
3.7.3 Models for Crosstalk Noise Analysis. . . . . . . . . . . . . . . . . . 80
DC Current, 82
Output Voltage, 83
Propagated Noise, 83
Noise Models for Two-Stage Cells, 84
Noise Models for Multi-stage and Sequential Cells, 85
3.7.4 Other Noise Models . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87
3.8 Power Dissipation Modeling. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88
3.8.1 Active Power . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88
Double Counting Clock Pin Power?, 92
3.8.2 Leakage Power. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
3.9 Other Attributes in Cell Library . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94
Area Specification, 94
Function Specification, 95
SDF Condition, 95
3.10 Characterization and Operating Conditions . . . . . . . . . . . . . . . . . . . . 96
What is the Process Variable?, 96
3.10.1 Derating using K-factors . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
3.10.2 Library Units . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
C HAPTER 4: Interconnect Parasitics . . . . . . . . . . . . . . . . . . . . . 101
4.1 RLC for Interconnect . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
T-model, 103
Pi-model, 104
4.2 Wireload Models. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
4.2.1 Interconnect Trees . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
4.2.2 Specifying Wireload Models . . . . . . . . . . . . . . . . . . . . . . . 110
4.3 Representation of Extracted Parasitics . . . . . . . . . . . . . . . . . . . . . . . 113
4.3.1 Detailed Standard Parasitic Format . . . . . . . . . . . . . . . . . . 113
4.3.2 Reduced Standard Parasitic Format . . . . . . . . . . . . . . . . . . 115
4.3.3 Standard Parasitic Exchange Format . . . . . . . . . . . . . . . . . 117
4.4 Representing Coupling Capacitances . . . . . . . . . . . . . . . . . . . . . . . . 118
4.5 Hierarchical Methodology . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119
Block Replicated in Layout, 120
4.6 Reducing Parasitics for Critical Nets . . . . . . . . . . . . . . . . . . . . . . . . 120
Reducing Interconnect Resistance, 120
Increasing Wire Spacing, 121
C HAPTER 5: Delay Calculation . . . . . . . . . . . . . . . . . . . . . . . . . 123
5.1 Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123
5.1.1 Delay Calculation Basics . . . . . . . . . . . . . . . . . . . . . . . . . . 123
5.1.2 Delay Calculation with Interconnect . . . . . . . . . . . . . . . . . 125
Pre-layout Timing, 125
Post-layout Timing, 126
5.2 Cell Delay using Effective Capacitance . . . . . . . . . . . . . . . . . . . . . . 126
5.3 Interconnect Delay . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131
Elmore Delay, 132
Higher Order Interconnect Delay Estimation, 134
Full Chip Delay Calculation, 135
5.4 Slew Merging . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
5.5 Different Slew Thresholds . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137
5.6 Different Voltage Domains. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140
5.7 Path Delay Calculation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140
5.7.1 Combinational Path Delay. . . . . . . . . . . . . . . . . . . . . . . . . 141
5.7.2 Path to a Flip-flop . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143
Input to Flip-flop Path, 143
Flip-flop to Flip-flop Path, 144
5.7.3 Multiple Paths . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145
5.8 Slack Calculation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146
C HAPTER 6: Crosstalk and Noise . . . . . . . . . . . . . . . . . . . . . . . 147
6.1 Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148
6.2 Crosstalk Glitch Analysis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150
6.2.1 Basics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150
6.2.2 Types of Glitches . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152
Rise and Fall Glitches, 152
Overshoot and Undershoot Glitches, 152
6.2.3 Glitch Thresholds and Propagation . . . . . . . . . . . . . . . . . . 153
DC Thresholds, 153
AC Thresholds, 156
6.2.4 Noise Accumulation with Multiple Aggressors. . . . . . . . . 160
6.2.5 Aggressor Timing Correlation . . . . . . . . . . . . . . . . . . . . . . 160
6.2.6 Aggressor Functional Correlation . . . . . . . . . . . . . . . . . . . 162
6.3 Crosstalk Delay Analysis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164
6.3.1 Basics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164
6.3.2 Positive and Negative Crosstalk . . . . . . . . . . . . . . . . . . . . 167
6.3.3 Accumulation with Multiple Aggressors . . . . . . . . . . . . . . 169
6.3.4 Aggressor Victim Timing Correlation . . . . . . . . . . . . . . . . 169
6.3.5 Aggressor Victim Functional Correlation . . . . . . . . . . . . . 171
6.4 Timing Verification Using Crosstalk Delay . . . . . . . . . . . . . . . . . . . 171
6.4.1 Setup Analysis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172
6.4.2 Hold Analysis. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173
6.5 Computational Complexity . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 175
Hierarchical Design and Analysis, 175
Filtering of Coupling Capacitances, 175
6.6 Noise Avoidance Techniques . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 176
C HAPTER 7: Configuring the STA Environment . . . . . . . . . . . . 179
7.1 What is the STA Environment? . . . . . . . . . . . . . . . . . . . . . . . . . . . . 180
7.2 Specifying Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 181
7.2.1 Clock Uncertainty . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 186
7.2.2 Clock Latency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 188
7.3 Generated Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190
Example of Master Clock at Clock Gating Cell Output, 194
Generated Clock using Edge and Edge_shift Options, 195
Generated Clock using Invert Option, 198
Clock Latency for Generated Clocks, 200
Typical Clock Generation Scenario, 200
7.4 Constraining Input Paths. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 201
7.5 Constraining Output Paths . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205
Example A, 205
Example B, 206
Example C, 206
7.6 Timing Path Groups . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 207
7.7 Modeling of External Attributes . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210
7.7.1 Modeling Drive Strengths . . . . . . . . . . . . . . . . . . . . . . . . . 211
7.7.2 Modeling Capacitive Load. . . . . . . . . . . . . . . . . . . . . . . . . 214
7.8 Design Rule Checks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215
7.9 Virtual Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217
7.10 Refining the Timing Analysis. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219
7.10.1 Specifying Inactive Signals . . . . . . . . . . . . . . . . . . . . . . . . 220
7.10.2 Breaking Timing Arcs in Cells . . . . . . . . . . . . . . . . . . . . . 221
7.11 Point-to-Point Specification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222
7.12 Path Segmentation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 224
C HAPTER 8: Timing Verification . . . . . . . . . . . . . . . . . . . . . . . . 227
8.1 Setup Timing Check . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 228
8.1.1 Flip-flop to Flip-flop Path . . . . . . . . . . . . . . . . . . . . . . . . . 231
8.1.2 Input to Flip-flop Path . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237
Input Path with Actual Clock, 240
8.1.3 Flip-flop to Output Path. . . . . . . . . . . . . . . . . . . . . . . . . . . 242
8.1.4 Input to Output Path. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 244
8.1.5 Frequency Histogram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246
8.2 Hold Timing Check . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 248
8.2.1 Flip-flop to Flip-flop Path . . . . . . . . . . . . . . . . . . . . . . . . . 252
Hold Slack Calculation, 253
8.2.2 Input to Flip-flop Path . . . . . . . . . . . . . . . . . . . . . . . . . . . . 254
8.2.3 Flip-flop to Output Path. . . . . . . . . . . . . . . . . . . . . . . . . . . 256
Flip-flop to Output Path with Actual Clock, 257
8.2.4 Input to Output Path. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 259
8.3 Multicycle Paths . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 260
Crossing Clock Domains, 266
8.4 False Paths . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 272
8.5 Half-Cycle Paths . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274
8.6 Removal Timing Check . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277
8.7 Recovery Timing Check . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 279
8.8 Timing across Clock Domains . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
8.8.1 Slow to Fast Clock Domains . . . . . . . . . . . . . . . . . . . . . . . 281
8.8.2 Fast to Slow Clock Domains . . . . . . . . . . . . . . . . . . . . . . . 289
8.9 Examples. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 295
Half-cycle Path - Case 1, 296
Half-cycle Path - Case 2, 298
Fast to Slow Clock Domain, 301
Slow to Fast Clock Domain, 303
8.10 Multiple Clocks. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 305
8.10.1 Integer Multiples . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 305
8.10.2 Non-Integer Multiples . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308
8.10.3 Phase Shifted . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314
C HAPTER 9: Interface Analysis . . . . . . . . . . . . . . . . . . . . . . . . . 317
9.1 IO Interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317
9.1.1 Input Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 318
Waveform Specification at Inputs, 318
Path Delay Specification to Inputs, 321
9.1.2 Output Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323
Output Waveform Specification, 323
External Path Delays for Output, 327
9.1.3 Output Change within Window . . . . . . . . . . . . . . . . . . . . . 328
9.2 SRAM Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336
9.3 DDR SDRAM Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 341
9.3.1 Read Cycle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 343
9.3.2 Write Cycle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348
Case 1: Internal 2x Clock, 349
Case 2: Internal 1x Clock, 354
9.4 Interface to a Video DAC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 360
C HAPTER 10: Robust Verification . . . . . . . . . . . . . . . . . . . . . . . 365
10.1 On-Chip Variations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 365
Analysis with OCV at Worst PVT Condition, 371
OCV for Hold Checks, 373
10.2 Time Borrowing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 377
Example with No Time Borrowed, 379
Example with Time Borrowed, 382
Example with Timing Violation, 384
10.3 Data to Data Checks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385
10.4 Non-Sequential Checks. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 392
10.5 Clock Gating Checks. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 394
Active-High Clock Gating, 396
Active-Low Clock Gating, 403
Clock Gating with a Multiplexer, 406
Clock Gating with Clock Inversion, 409
10.6 Power Management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 412
10.6.1 Clock Gating . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 413
10.6.2 Power Gating . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 414
10.6.3 Multi Vt Cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 416
High Performance Block with High Activity, 416
High Performance Block with Low Activity, 417
10.6.4 Well Bias . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 417
10.7 Backannotation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 418
10.7.1 SPEF . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 418
10.7.2 SDF . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 418
10.8 Sign-off Methodology. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 418
Parasitic Interconnect Corners, 419
Operating Modes, 420
PVT Corners, 420
Multi-Mode Multi-Corner Analysis, 421
10.9 Statistical Static Timing Analysis. . . . . . . . . . . . . . . . . . . . . . . . . . . 422
10.9.1 Process and Interconnect Variations . . . . . . . . . . . . . . . . . 423
Global Process Variations, 423
Local Process Variations, 424
Interconnect Variations, 426
10.9.2 Statistical Analysis. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 427
What is SSTA?, 427
Statistical Timing Libraries, 429
Statistical Interconnect Variations, 430
SSTA Results, 431
10.10 Paths Failing Timing?. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 433
No Path Found, 434
Clock Crossing Domain, 434
Inverted Generated Clocks, 435
Missing Virtual Clock Latency, 439
Large I/O Delays, 440
Incorrect I/O Buffer Delay, 441
Incorrect Latency Numbers, 442
Half-cycle Path, 442
Large Delays and Transition Times, 443
Missing Multicycle Hold, 443
Path Not Optimized, 443
Path Still Not Meeting Timing, 443
What if Timing Still Cannot be Met, 444
10.11 Validating Timing Constraints . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 444
Checking Path Exceptions, 444
Checking Clock Domain Crossing, 445
Validating IO and Clock Constraints, 446
APPENDIX A: SDC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 447
A.1 Basic Commands. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 448
A.2 Object Access Commands. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 449
A.3 Timing Constraints . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453
A.4 Environment Commands. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 461
A.5 Multi-Voltage Commands. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466
APPENDIX B: Standard Delay Format (SDF) . . . . . . . . . . . . . . 467
B.1 What is it? . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 468
B.2 The Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 471
Delays, 480
Timing Checks, 482
Labels, 485
Timing Environment, 485
B.2.1 Examples . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485
Full-adder, 485
Decade Counter, 490
B.3 The Annotation Process . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 495
B.3.1 Verilog HDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496
B.3.2 VHDL. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 499
B.4 Mapping Examples . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501
Propagation Delay, 502
Input Setup Time, 507
Input Hold Time, 509
Input Setup and Hold Time, 510
Input Recovery Time, 511
Input Removal Time, 512
Period, 513
Pulse Width, 514
Input Skew Time, 515
No-change Setup Time, 516
No-change Hold Time, 516
Port Delay, 517
Net Delay, 518
Interconnect Path Delay, 518
Device Delay, 519
B.5 Complete Syntax. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 519
APPENDIX C: Standard Parasitic Extraction Format (SPEF) . 531
C.1 Basics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 531
C.2 Format. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 534
C.3 Complete Syntax. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 550
Bibliography . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 561
Index . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 563