高手请进：请教几个有关synopsys综合的问题

microww

用synopsys 综合出模块电路以后，如何导出它的netlist进行仿真，请各位高手指点一二！！
还有如何在综合电路的时候具体去加一些优化限制和时钟限制！这个问题可能比较幼稚一点，但我现在刚刚开始综合系统电路，正在进行中，所以有一些慢，希望各位有经验人士可以指点指点。也可以跟我联系：micro_ww@hotmail.com,qq:27501401
也可一加入模拟IC群：33468  

老扁

write 输出netlist
creat_clock
set_max_delay等
加约束
建议先仔细看一下synopsys的document，否则无法综合出优化结果

redhawk2004

斑竹，有了网表，如何转换成vhd文件呢。

iamchine

write -format vhdl -hierarchy -output PATH+MODULE+".vhd"即可。