如何处理这里的警告

天地一逍遥 · 发表于 2009-8-12 09:53:19

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在vhdl语言编写的一段程序出现这么一个警告，不知道哪位朋友给个建议看看怎么消除， Info: Assuming node "CLK" is an undefined clock。这处警告是什么意思？

skytang007 · 发表于 2009-8-12 10:21:03

综合时候的警告?

CLK管脚没有指定吧

天地一逍遥 · 发表于 2009-8-12 13:28:01

是编译的时候的警告

warmheard · 发表于 2009-8-13 09:32:31

你可以试着把clk约束为全局时钟
这样的warning一般不用管，不会出问题的，只要最后你把它引导全局时钟引脚上就没问题

AriesX · 发表于 2009-8-14 15:03:58

不懂，学习一下。

zhyeah · 发表于 2009-9-3 23:53:26

没有声明吧

是编译的时候的警告