请教Multicycle设置问题

wangee · 发表于 2009-8-6 10:28:30

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现在碰到一个问题：

我一个模块用10M的时钟控制FIFO读写
在满足一定条件时切换到40M的时钟去读，40M的时钟是10M经PLL倍频得到的，切换只用了一个多路选择器。
当40M时钟读完一段数据后，由40M时钟给出一个度结束标志(4个周期长度)给10M时钟判别模块，生成多路选择器的时钟切换信号，来切换到10M时钟读取FIFO（切换信号都是10M时钟产生的）。

现在的问题是10M的时钟的建立时间很难满足，40M的时钟的保持时间也很难满足
我看到网上有人说要设置Multicycle，我对Multicycle不是太清楚
不知道是不是这个问题，Multicycle怎么设置，请大家指教

liulanghan · 发表于 2009-8-6 11:23:46

“现在的问题是10M的时钟的建立时间很难满足，40M的时钟的保持时间也很难满足”
？？？没有明白

wangee · 发表于 2009-8-6 14:08:48

可能我说的不是太清楚
就是从quartus的时序分析报告中，10M时钟我约束的周期是100ns，clk10M对应的clock setup 中slack为负值
40M的是clk40M hold 的slack为负

心海的一滴泪 · 发表于 2009-8-7 09:09:29

个人感觉不需要设multicycle，因为你的是有时钟切换的话，而且都是读，所以硬件电路中的路径应该是一样的，所以你只要设那个40M时钟就可以了，10M就不要管了

liulanghan · 发表于 2009-8-10 15:28:56

你的10M、40M没有使用全局时钟网络，是吗？

caohua1986517 · 发表于 2009-12-1 23:12:04

怎么理解multicycle

etp_tt · 发表于 2009-12-2 19:42:29

Path: select start point to end point
constrain this path for mutlicycle, in Synplify pro.

tks15 · 发表于 2009-12-30 07:56:10

nice!!!!!!!!

kingmomo135 · 发表于 2010-1-15 02:48:19

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448070537 · 发表于 2010-1-16 14:18:37

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