麻烦各路高手不吝赐教！！！有关门控时钟和行波时钟

haha04358

麻烦各位指点一下：
我的设计中做了一个分频器，时钟分频后送输出管脚，其它硬件电路送时钟，但是在分频器编译过程中说产生了门控时钟或着行波时钟，
我查资料说，门控时钟影响系统稳定性，前级分频不能做后级的时钟，但是我的分频是直接输出了，
请问我这样做，如果不对这个门控时钟处理的话，会不会影响系统可靠性呢？？？？？？？？？？？？


设计是采用altera的EP2C8T144，开发环境Q7.0，目的是输入时钟12M，锁相环倍频后24M，在通过计数器产生CCD所需各种时序，送给AD的像元时钟DATACLK，该时钟为1M，在分频过程中产生了门控时钟。

haha04358

下面DATACLK产生代码，两个计数器cnt_1M和cnt_LS都是通过24M分频至8M（采用时钟使能设计），再通过8M计数产生。
     DATACLKS:process(clk24M,rst_state)
      begin
      if clk24M'event and clk24M='1' then
         if rst_state='0' then
            DATACLK<='0';
           else
                if MODE="00" then
                   if ((cnt_total>="0000000000000") and (cnt_total<"0000000000000"+1120)) then
                       DATACLK<='1';
                   elsif cnt_1M="000" or cnt_1M="001" or cnt_1M="010" or cnt_1M="011" then
                       DATACLK<='0';
                   else
                       DATACLK<='1';
                   end if;
                elsif MODE="01" then
                   if ((cnt_total>="0000000000000") and (cnt_total<"0000000000000"+880)) then
                      DATACLK<='0';
                   elsif cnt_LS="1100" or cnt_LS="1101" or cnt_LS="1110" or cnt_LS="1111" then
                      DATACLK<='1';
                   else
                      DATACLK<='0';
                   end if;
                elsif MODE="10" then
                   if ((cnt_total>="00000000000000") and (cnt_total<"00000000000000"+1640)) then
                       DATACLK<='1';
                   elsif cnt_1M="000" or cnt_1M="001" or cnt_1M="010" or cnt_1M="011" then
                       DATACLK<='0';
                   else
                       DATACLK<='1';
                   end if;
                elsif MODE="11" then
                   if ((cnt_total>="00000000000000") and (cnt_total<"00000000000000"+1840)) then
                      DATACLK<='0';
                   elsif cnt_LS="1100" or cnt_LS="1101" or cnt_LS="1110" or cnt_LS="1111" then
                      DATACLK<='1';
                   else
                      DATACLK<='0';
                   end if;
               end if;
          end if;
     end if;
end process DATACLKS;


这是warning：Warning: Found 1 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew
Info: Detected ripple clock "CCD_Driver:inst|DATACLK" as buffer

dditning

我也很水，只会verilog,
弱弱的问一句， 你以上的条件表达式中的条件判断‘=’表示相等还是赋值？
我知道verilog是‘==’

haha04358

“＝”是相等的意思，信号赋值用<=，变量赋值用:=

skytang007

分频后的信号在综合时不走全局时钟网络，只会把它当成信号来处理，如果用作时钟的话就会产生时钟歪斜。

一般不要用自己写的分频程序产生的信号作为其它模块的时钟。

你的频率不是很高，可以先不管警告，直接调试看看。

如果要解决这个问题你可以用PLL模块做，如果没有（如一些CPLD）就用时钟使能方式实现吧。

haha04358

原帖由 skytang007 于 2009-8-5 16:11 发表

                               
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分频后的信号在综合时不走全局时钟网络，只会把它当成信号来处理，如果用作时钟的话就会产生时钟歪斜。

一般不要用自己写的分频程序产生的信号作为其它模块的时钟。

你的频率不是很高，可以先不管警告，直接调 ...

您好！
我的分频后的时钟直接送到输出脚了，而没有钟控其它模块，请问这样的话，也会影响系统的可靠性吗？？

skytang007

不是时钟怎么会报时钟的warning，你再看看电路图中的那条路径呢？

haha04358

这是有关DATACLK走线的RTL图，两张图左右拼接就行了，

haha04358

该图接上图左侧

haha04358

上图的触发器ENA端接的是总时钟24M