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楼主: haha04358

麻烦各路高手不吝赐教!!!有关门控时钟和行波时钟

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发表于 2009-8-6 11:13:12 | 显示全部楼层
分频之后加一级锁存,用最高的频率做锁存时钟
发表于 2009-8-6 11:18:57 | 显示全部楼层
用12M锁相,生成24M,再分频后得到的1M,去片外做AD的CLK,那么该信号无疑必须输出至管脚。
建议将该1M经过1级锁存后,再输出至管脚,用24M做锁存时钟。。。。。。
 楼主| 发表于 2009-8-6 20:50:40 | 显示全部楼层
多谢各位,是我看错了,DATACLK又返回来,做了异步fifo的读时钟了,

1M应该没问题吧,也必须加锁存器吗??
发表于 2009-8-6 22:20:38 | 显示全部楼层
直接分频出来的信号可以作为其他模块的clk,但是专业些就用锁相环,比较稳定。你后面可以不用锁存器,系统应该比较稳定
 楼主| 发表于 2009-8-7 11:22:34 | 显示全部楼层
多谢各位指教!
我的门控时钟问题解决了,但是又有了新麻烦,
图片是我加的一个dff,时钟端用全局时钟24M,D端接计数器分频出来的1M的DATACLK时钟,Q端过一个非门,接异步fifo的读时钟wrclk。

门控时钟的警告没了,但是又有了新的警告:
Warning: Found invalid timing assignments -- see Ignored Timing Assignments report for details


但是timing analyzing report里还没有红色警告,为何  为何  为啥呀???
未命名.JPG
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