PLL设计和相关的应用领域，请教

w98211012 · 发表于 2009-8-5 15:09:19

主要看你的PLL应用了，如果用在DSP方面的，好象主要关心jitter吧！！！

nigel169 · 发表于 2009-8-5 20:24:04

也来学习，以后可能会研究PLL

semico_ljj · 发表于 2009-8-6 09:22:29

Ring OSC能到5~6G!

ipmsn5 · 发表于 2009-8-6 11:36:50

回楼上的话，

上5－6Ghz是可以的，不过我们现在的应用有用到的吗？我感觉1。5Ghz就很高了，另外好像CPU 例如intel用到了3Ghz，其他的就不知道了。

希望补充。

mmic1978 · 发表于 2009-8-30 12:06:56

原帖由 ipmsn5 于 2009-8-6 11:36 发表

 登录/注册后可看大图
回楼上的话，上5－6Ghz是可以的，不过我们现在的应用有用到的吗？我感觉1。5Ghz就很高了，另外好像CPU 例如intel用到了3Ghz，其他的就不知道了。希望补充。

刚出的 USB 3.0, 5GHz, 就是基于 Ring OSC 的 PLL系统

mmic1978 · 发表于 2009-8-30 12:15:56

原帖由 ipmsn5 于 2009-8-4 10:02 发表

 登录/注册后可看大图
国内有家专门做PLL的公司，他们主要作Self－Biased PLL，频率非常高，一般都是500Mhz To 3Ghz. 我们知道Ring OSC 到这么高的频率，基本上就谈不上Pnoise Performance 了，有一会他们测试的时候我在场，jitter较好 ...

较难理解～～ phase noise ~ Jitter 应该是一个东西啊，一个表述是在需要频率边带附近的功率密度分布，就是不同频率出现的分布一个是时间上的抖动，3MHz offset frequency 只有－75dBc 的相噪， jitter 也不会好到哪儿去比如 3GHz，本身周期就是 333 ps, 如果不能在 1％以内，就是3.33 ps的jitter, 也算不上好吧，请教： PLL的jitter =?

[ 本帖最后由 mmic1978 于 2009-8-31 18:29 编辑 ]