在VHDL编程中如何不设置敏感信号而使输入信号的上升沿和下降沿都能进行事件处理？？？

electronics · 发表于 2004-6-6 15:28:19

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

[这个贴子最后由electronics在 2004/06/06 04:17pm 第 1 次编辑]

在VHDL编程中如何不设置敏感信号而使输入信号的上升沿和下降沿都能进行事件处理？？？
sig'event and sig='1' 和 'event and sig='0'好像不能放在同一个进程中，会出现错误提示：Signal wave cannot be synthesized, bad synchronous description

老扁 · 发表于 2004-6-6 18:38:48

分两个过程处理

在VHDL编程中如何不设置敏感信号而使输入信号的上升沿和下降沿都能进行事件处理？？？

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

相关帖子

在VHDL编程中如何不设置敏感信号而使输入信号的上升沿和下降沿都能进行事件处理？？？

站长推荐 /2