VHDL design representation and synthesis = VHDL设计、表示和综合

luohui5003 · 发表于 2009-7-18 15:42:11

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VHDL design representation and synthesis = VHDL设计、表示和综合.rar (404.16 KB, 下载次数: 388 ) VHDL design representation and synthesis = VHDL设计、表示和综合

zhouzhib2008 · 发表于 2009-8-1 22:33:18

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zhouzhib2008 · 发表于 2009-8-1 22:37:49

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zhouzhib2008 · 发表于 2009-8-1 22:40:08

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Areky · 发表于 2009-8-2 19:37:54

多谢楼主了。..大家谢谢你。.........

katyusza · 发表于 2009-8-2 20:25:18

现在还是Verilog用得多一些吧
而且Verilog的语法结构比VHDL简单多了

katyusza · 发表于 2009-8-2 20:26:25

rerererererere

like027 · 发表于 2009-8-2 23:10:27

这个不错，谢谢啦

zzjiang · 发表于 2009-8-5 07:59:46

VHDL也有他的长处

zhouzhib2008 · 发表于 2009-8-5 22:39:30

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