[转帖]下一代Verilog语言的兼容性问题引发业界争议

一声叹息

Cadence 宣称，EDA工业将面临出现二种相互独立且不兼容Verilog的风险，除非Accellera标准组织及时将SystemVerilog 3.1提交给IEEE。由于Cadence公司的竞争对手Synopsys已经开始实现SystemVerilog 3.1，这两家最大的EDA供应商对下一代Verilog的取向开始出现分歧。“Verilog的发展史有近30年了，如今很有可能被分裂成两种以上的语言，这对于EDA业来说将是一种‘灾难’”，Cadence公司功能验证部营销副总裁Mitch Weaver表示。
Weaver指出，SystemVerilog 3.1中提议的许多增强功能与IEEE 1364-2001 Verilog标准“直接相抵触”，而且另外一些功能曾被IEEE拒绝。
“Accellera应拟定一份时间表，并将SystemVerilog增加版立即提交给IEEE。”Cadence公司功能验证部副总裁Stan Krolikoski表示，“不然我们最终只能面对不同供应商提供的不能兼容标准Verilog的实现方案。”
SystemVerilog 3.1是对Verilog的重大改版，在Verilog基础上增加了建模和验证功能，目前该语言已提交Accellera技术委员会进行讨论。Accellera主席Dennis Brophy透露，Accellera委员会计划在5月底前审查完毕该语言的参考手册，然后提供给用户进行测评和反馈。虽然Accellera希望将整个SystemVerilog 3.1提交给IEEE进行标准化，但具体时间表还没有最后敲定，他指出。
Brophy认为，在没有提交给IEEEE之前完成用户反馈过程是非常重要的，而IEEE目前还在忙于审查Verilog 2001。他认为Cadence呼吁立即将其提交给IEEE1364委员会讨论的做法“还不成熟”，因为System-Verilog 3.1尚未得到Accellera的验证。
同时Brophy坚持认为SystemVerilog 3.1会完全兼容IEEE　1364－2001版的Verilog。他透露说，IEEE　1364委员会中的几个成员也在Accellera的SystemVerilog小组委员会工作，因此能够确保新旧版本间不会出现任何的不兼容性。但同时担任IEEE　1364和Accellera委员会顾问的Sunburst设计公司总裁Cliff Cummings却没有给出这样的保证。
Cummings担心的是Accellera委员会中有很多成员是EDA供应商代表，真正的用户代表非常少。“一旦SystemVerilog 3.1递交给面向用户的IEEE，用户们很可能会对于在什么方面增强性能提出不同的意见，”他指出，“因此还无法保证SystemVerilog中的所有细节会被采纳进IEEE Verilog。”
Boyd技术公司总裁Stefan Boyd是Accellera委员会中的另一位IEEE 1364成员，他认为来自IEEE 754标准组的建议会使Verilog方向“完全偏离”现在的SystemVerilog 3.1提案内容。“使SystemVerilog成为下一个IEEE 1364标准非常重要，不这样做的话会导致分岐的出现，甚至有可能需要把SystemVerilog改名为‘Vera-log’”，他暗指Synopsys公司Vera语言对SystemVerilog 3.1的问世产生了重要影响。
Gartner Dataquest公司首席EDA分析家Gary Smith则认为，这件事情本质上是“Cadence与Synopsys公司之争”，而技术细节已不再起任何作用。“工作进度快慢完全取决于技术委员会中成员间的‘争斗’程度如何。”他指出。
有关市场对SystemVerilog 3.1的需求业界倒没什么争议。SystemVerilog 3.1能够提供用于建模和验证的更高层抽象，具有测试平台生成功能，并且支持基于声名的验证。Cadence公司完全支持这些改进，相信Accellera进展得不错，并会通过向IEEE递交SystemVerilog 3.1努力加快这一标准化进程，Cadence公司的Weaver告诉本刊。
Cummings暗示道，使Cadence放下戒心的原因是SystemVerilog 3.1中有太多的技术来自于Synopsys公司，包括源自于Co-Design自动化公司Superlog语言的语法和源自Synopsys Vera语言的测试平台生成与声明功能。Boyd则指出，其他许多EDA供应商感到被“排除”在标准化过程之外，并认为“没有时间来提出更好的提案”。
Krolikoski认为SystemVerilog　3.1与IEEE　1364－2001仍有许多不兼容之处，如变量的初始化。
Synopsys公司战略市场开发部副总裁Rich Goldman则宣称，所有Cadence公司提出的不兼容问题都会被Accellera委员会解决。“System-Verilog的强处之一就是与IEEE　Verilog的兼容性。我们已经在这方面投入了大量精力。”
Cadence的Krolikoski还抱怨以前被IEEE拒绝的某些SystemVerilog功能，如用来生成分段代码重入的关键字“static”。“为什么已经被拒绝的东西还要再次拿出来？”他问道，“老调重弹似乎不是我们应该做的事。”
但Cummings却并不十分关心二者间的“不完全”兼容性以及先前被拒绝的一些功能。“我们在2001年没有投赞成票并不意味着对新的版本也投反对票。”他强调。
由于两个EDA巨头的观点相左，他们采取的SystemVerilog 3.1实现方法也完全不同。Synopsys公司已在开发支持Design Compiler、VCS和Vera的SystemVerilog 3.1，Goldman透露。“我们还没有遇到Cadence公司提及的问题。”他表示。
但Cadence公司在IEEE标准草案没有制定以前不打算支持任何新版的Verilog，Krolikoski表示。“我们正在寻找标准化的合理步骤，”Krolikoski说，“这不是Cadence与Synopsys的对决问题。”

老扁

这个不必担心，打架是为了统一，在没有成为标准以前，谁都会为了自己的利益，一旦成为标准，大家按标准做就ok啦。
关键是只要这个大方向是正确的就一切ok。

hpsun

verilog虽然总在变化、发展，但是这种过程总是让人觉得疯疯癫癫的。
verilog-ams（模拟混合信号）这么多年了还没能够成为标准，至今还是草案。
systemverilog3.1在2月份时推出3.1final版，昨天晚上发现现在推出了3.1a版，语言参考手册的页数也增加了将近200页。
看来制定标准的人自己心里也没谱，既然都final了，如果再变化的话应该推出新的版本号，而不是添加后缀。

yuayuuu

太久的贴了。。。