求问verilog 多模块连接问题

misrig001

有两个模块
module A(a,b,d,e);
module B(a1,b1,c1);
想把A中的结果输出a,b作为B中的输入信号a1,b1，应该怎么做呢？a,b 类型上有什么要求吗？ 菜鸟一个，大家帮帮忙

gaojx

在顶层模块中

wire a;
wire b;

A A_u( .a(a), .b(b), ....... );
B B_u( .a1(a), .b1(b),..... );

A模块的输出 a和b一般设置为reg

[ 本帖最后由 gaojx 于 2009-7-10 20:28 编辑 ]

jianlun5691

好 顶！

misrig001

   

原帖由 gaojx 于 2009-7-10 20:25 发表

                               
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在顶层模块中

wire a;
wire b;

A A_u( .a(a), .b(b), ....... );
B B_u( .a1(a), .b1(b),..... );

A模块的输出 a和b一般设置为reg

我想用这种方法，就是把A引入到B中例化一下：
module B(a1,b1....)
....
A A_u(.a(a1),.b(b1)....);
....
endmodule

不知这种方法是否合适，gaojx朋友的方法中，要合适地定义变量类型，这个不太熟练，好像有点难度

[ 本帖最后由 misrig001 于 2009-7-13 13:00 编辑 ]

vinsonszh

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