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tagin 发表于 2010-6-14 16:31 you can use VCS + PLI (stildpv) simulation vcs -P /stildpv/lib/stildpv_vcs.tab /stildpv/lib/libstil ...
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leadwellfine 发表于 2009-7-4 16:13 write partten 时使用verilog格式，自己可以看懂，工具也能认。
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发表于 2020-6-22 09:10:45
