怎样合成这样一个信号！

ypp321 · 发表于 2004-5-19 09:53:56

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一个时钟信号SCK1=2M，另一个时钟信号SCK2=27M，我要得到这样一个信号SCK3为：在SCK1的一个时钟周期中只取一个SCK2信号并且只在SCK1的上升沿开始取

atuhappy · 发表于 2004-5-19 10:11:00

用SCK2提取SCK1的上升沿
其结果与SCK2相与

ypp321 · 发表于 2004-5-19 10:32:51

谢谢板主的回答
能否提供一个VHDL实现例子

atuhappy · 发表于 2004-5-19 10:49:22

verilog可以不

ypp321 · 发表于 2004-5-19 10:52:53

可以，非常感谢！

atuhappy · 发表于 2004-5-19 10:59:52

[这个贴子最后由atuhappy在 2004/05/19 11:00am 第 1 次编辑]

俺没仿真
module edge_detector(SCK1, SCK2, CLR, PULSE);
input SCK1, SCK2, CLR;
output PULSE;
wire PULSE;
reg [1:0] q;
assign  PULSE = ( q[0] & ~q[1] ) & SCLK2;
always@(posedge SCLK2 or CLR)
begin
  if(!CLR)
q <= 2'b00;
  else
q[1:0] <= {q[0],SCK1};
end
endmodule

ypp321 · 发表于 2004-5-19 16:21:25

感谢！
always@(posedge SCK2 or CLR)中将posedg SCK2 和CLR放在一起不能仿真
将CLR去掉就可以仿真了,请问何故

atuhappy · 发表于 2004-5-19 18:02:36

异步清零
应该是可以的

bravelu · 发表于 2004-5-19 22:08:46

always@(posedge SCLK2 or CLR)
应该是：
always@(posedge SCLK2 or negedge CLR)

bjvid · 发表于 2004-5-23 14:00:13

可是该文件编译的结果是：0单元啊？不能综合吗？

怎样合成这样一个信号！

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