VHDL参考资料附Ultra Editor语法高亮使用方法及所有语法高亮文件

yulizi · 发表于 2009-6-18 10:06:50

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本帖最后由 yulizi 于 2009-10-18 14:09 编辑

VHDL参考资料 Ultra Editor语法高亮使用见4、5楼

[ 本帖最后由 yulizi 于 2009-6-21 20:30 编辑 ]

qiluxx · 发表于 2009-6-30 20:42:16

是书还是什么？能说明清楚些吗？

frnk · 发表于 2009-6-30 22:47:50

Have you ever try to edit VHDL with Ultra Editor?Is the language display normal on you editor?

yulizi · 发表于 2009-10-17 14:13:58

3# frnk

语法高亮功能要自己设置才可以将附件中的uew文件解压进UE安装目录下的wordfilters文件夹
进入高级——配置——编辑器显示——语法高亮选项卡中将目录指向wordfilters文件夹
附件中有很多你可以自行选择

yulizi · 发表于 2009-10-17 14:15:52

本帖最后由 yulizi 于 2009-10-17 14:16 编辑

由于Verilog HDL的块一般是以begin和end作为开始和结束的标记，其作用相当于C语言的大括号。在wordfile.txt的对应语言中添加进如下代码即可：
/Open Fold Strings = "begin""case"
/Close Fold Strings = "end""endcase"
这里除了begin和end可以进行折叠外，另外一对case和endcase同样可以完成折叠，同样的方法可以添加你需要的折叠标志。
同样在wordfile.txt中，有控制自动缩进的语法。所谓自动缩进就是指，输入begin回车，下一行自动加一个tab；输入end，下一行自动退回一个tab。你可以自己添加不同的缩进词实现自动缩进。如：
/Indent Strings = "begin""case""fork" "if" "else"
/Unindent Strings = "end""endcase""join" "else"
还可以加入其它一些自定义功能，如函数调用功能，你可以自己摸索。

wt641496728 · 发表于 2011-4-17 17:24:55

回复 4# yulizi

xiexie

peter_rsong · 发表于 2011-5-14 11:26:09

ultra edit 语法折叠对c还挺不错的，但是对vhdl好像不支持，不知道楼主这个支持不，下载试试。

peter_rsong · 发表于 2011-5-14 11:27:49

楼主这个其实就是从ultra edit官网上下的整个语法包啊，我以为是楼主改过的

515666524 · 发表于 2011-5-14 12:11:00

用notepad不就行了,支持vhdl和verilog关键字高亮

Awingy · 发表于 2013-6-30 04:22:40

没有信元啊~

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