关于流水加法器的问题(已解决)

仙福永享

本人编写了一个32位的两级流水加法器，在前仿真的时候，发现输出在时钟上升沿立即能得到正确的结果，而不是预期的第一次操作应该在两个时钟周期后得到结果。请问这是什么问题？（因为这个是老师的要求，必须要用门级结构来描述，所以全是门级结构。。。且仿真现实各个模块功能都没有问题）



module pipeline_add32(sum,cout,a,b,cin,clk,rst_n,enable);//level2 pipeline full adder;
parameter datasize=32;

parameter datasize1=16;
input [datasize-1:0]a,b;
input cin,clk,rst_n,enable;
output [datasize-1:0]sum;
output cout;

wire [datasize-1:0]a,b;
wire cin;
wire [datasize-1:0]sum;
wire cout;
wire [datasize1-1:0]first_sum,rega_in,regb_in;
wire cout1,cout2,cin1;
wire [datasize1-1:0]second_sum,rega_out,regb_out,sum1_out;

//----------------------------------------------------------------------------------
add16 u1(first_sum,cout1,a[datasize1-1:0],b[datasize1-1:0],cin);//first level adder;
reg16 u2(enable,first_sum,rst_n,clk,sum1_out),
      u3(enable,a[datasize-1:datasize1],rst_n,clk,rega_out),
      u4(enable,b[datasize-1:datasize1],rst_n,clk,regb_out);
dffen u5(enable,cout1,rst_n,clk,cin1);
//----------------------------------------------------------------------------------

add16 u6(second_sum,cout2,rega_out,regb_out,cin1);//second level adder
reg32 u7(enable,{second_sum,first_sum},rst_n,clk,sum);
dffen u8(enable,cout2,rst_n,clk,cout);


endmodule

[ 本帖最后由 仙福永享 于 2009-6-23 10:41 编辑 ]

仙福永享

因为下面的模块，像全加器，寄存器，都是用门慢慢搭起来的。。。