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Formality中碰到的问题

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发表于 2009-6-8 10:16:00 | 显示全部楼层 |阅读模式

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请问大侠们,我用formality做RTL和综合后netlist的对比,最后显示的结果是verification succeeded。但是我看log当中会有Failed。里面显示的是:
can't uniquiry,designs are not the identical,也有can't ununiquiry,designs are not the identical,这些是什么原因呢?为什么有failed,还会verificaiton succeeded呢?
发表于 2009-6-9 08:48:51 | 显示全部楼层
你的设计中存在某个模块被多次例化的情况没有解决, formality success的结果是针对你前面已经matched 的compare points 所做的,所以在verify之前,要保证你的设计中没有unmatched的点再做verify
 楼主| 发表于 2009-6-9 10:32:19 | 显示全部楼层
多谢你的回答,呵呵

但是我match过了,除了那些是常数的寄存器综合后被remove掉的,显示unmatch,其他都match通过,但是这些应该不影响Verify吧?因为我装入了.svf。

unmatch unread倒是有些点,会不会和unmatch unread的点有关系呢?但是这些点是不影响输出结果所以才unread的呀?
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