如果DC综合完成后出现下面的时序报告，你会怀疑跟那些constranits有关系？

youyou · 发表于 2004-5-12 19:08:46

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  Point                                                 Incr    Path
  --------------------------------------------------------------------------
  clock clk_77m (rise edge)                            0.00    0.00
  clock network delay (ideal)                            2.00    2.00
  input external delay                                  7.20    9.20 r
  data_in (in)                                           8.41    17.61 r
  U333/Z (BFLL)                                        4.20    21.81 r
  U_blocka/U99/Z (BFLLP)                               0.32    22.13 r
  U_blocka/U100/Z (BFLLX8)                               0.13    22.26 r
  U_blocka/U101/Z (BFLLX6)                               0.11    22.37 r
  U_blocka/U_blocka_1/U641/Z (IVLLX4)                   0.04    22.41 f
  U_blocka/U_blocka_1/U640/Z (AO6LLP)                   0.08    22.49 r
  U_blocka/U_blocka_1/U633/Z (IVLLP)                   0.12    22.61 f
  U_blocka/U_blocka_1/U634/Z (ND2ALLX4)
                                                      0.07    22.68 r
  U_blocka/U_blocka_1/U600/Z (AO17LLP)                   0.08    22.76 f
  U_blocka/U_blocka_1/rd_addr_reg[5]/D (FD4QLLX4)
                                                      0.00    22.76 f
  data arrival time                                              22.76
  clock clk_77m (rise edge)                            12.00    12.00
  clock network delay (ideal)                            2.00    14.00
  clock uncertainty                                     -0.50    13.50
  U_blocka/U_blocka_1/rd_addr_reg[5]/CP (FD4QLLX4)
                                                      0.00    13.50 r
  library setup time                                  -0.12    13.38
  data required time                                              13.38
  --------------------------------------------------------------------------
  data required time                                              13.38
  data arrival time                                              -22.76
  --------------------------------------------------------------------------
  slack (VIOLATED)                                                 -9.38

老扁 · 发表于 2004-5-12 19:41:17

input external delay 这么大？7.2纳秒
data_in (in)    8.41  这个怎么也这么大？
U333/Z (BFLL)    4.20  还有这个cell的延迟
感觉和后面的cell不是一个工艺库似的

he0251 · 发表于 2004-5-12 20:09:07

将input_delay设置为这么大是为了将内部的时序做的好一些，这样可以理解。主要问题是在data_in(in)和U333/Z(BFLL)上，他们的延时为何这么大，我怀疑是不是wire_load_mode的选择有问题，如设置为auto_wire_load_selection true,如果采用的是top-down的综合，模块太大，可能DC估计时将wire_load估计过大，这样它认为data_in后面驱动的线负载很大，当然计算出的延时就会非常大。

老扁 · 发表于 2004-5-12 20:45:11

俺感觉你肯定是对data_in加了很小的max_fanout约束，否则不会出那么大的wire延迟、也不会在第一个buffer调用最小驱动的BFLL。

goodhope · 发表于 2004-5-12 23:45:38

report_timing -net -capacitance -transition_time -input_pins

如果DC综合完成后出现下面的时序报告，你会怀疑跟那些constranits有关系？

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