在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 1665|回复: 0

请教一下用cadence virtoso进行逻辑整理,非常感谢!!

[复制链接]
发表于 2009-6-2 10:57:46 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
       我现在在单位实习,分到了一个DSP中FLASH模块的逻辑整理工作,就是用VIRTOSO将机器提取的芯片和管子,按照逻辑功能排列好.这个工作对我来说很困难,之前没做过,希望有哪位对这个软件,或者逻辑整理工作比较熟悉的,和我交流一下.Q125251626.

我现在想问的问题是:

         如何将机器提取时候封好的芯片打开,然后按照芯片外部管脚,将里面电路的输入输出端自动命名.我现在是点开封好的芯片,将里头电路拷出来,然后再按照芯片管脚,把名字复制过来,上千个芯片,非常麻烦..而且容易出错.

        谢谢您的阅读,若能帮忙,不胜感激!
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-23 10:05 , Processed in 0.019420 second(s), 9 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表