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http://www.eetop.cn/bbs/thread-39224-1-1.html
以下是原文：
实验数据在219.223.169.103上：for_all_课件/design_flow_ralative/df_tut4sz.tar.gz Linux解压：%tar zxvf df_tut4sz.tar.gz 注意：不要在widows下解压，否则库文件格式会出问题。 第一节 数据准备（此部分已完成，下面的文字仅作说明，无需操作） 首先把stand cell、pad和ram的db库拷贝到syn/library下，把源代码（.v）拷贝到了syn/source下，把dc的setup文件（.synopsys_dc.setup)拷贝到syn下，把综合的脚本（包括约束脚本）拷贝到syn/scripts下，并且创建了syn/output和syn/reports准备接收综合结果。 第二节 运行Design Compiler进行逻辑综合 dc_shell-t>source scripts/run.tcl 这一步可以自动完成整个综合过程。具体细节可参见syn/ scripts下的run.tcl和cons.tcl文件。完成以后，可以看到syn/output和syn/reports目录下有相应的文件输出。 综合过程中在syn/output下产生了4个文件，其中sdf是标准延时文件，用于仿真时的时序反标，sdc是标准的约束文件，用于约束后面的布局布线。 在syn/reports目录下产生了时序和面积的报告。从报告文件中可以看出，时间上，最大的slack为-0.51ns，相对于时钟周期8ns较小，基本上可以进行布局布线。总面积约为0.228um2，且大部分为pad所占。这是我们进行下一步布局布线的依据。 1、因为setup timing往往是比较关键的，我们综合时使用了slow库作为目标库。 2、综合时，把stand cell（sc）的库设为target_library，把sc、io、ram以及sythetic_library通通设为link_library。 3、输入驱动和输出负载使用pad模型模拟实际的驱动和负载。 4、input_delay通常设为时钟周期的60%左右，output_delay大约设为时钟周期的30%。 5、把设计中pad和ram相应的cell设为don’t_touch。 6、主要是考虑到我们加的约束比较严，因此可以接受-0.51ns的slack作为布局布线的起点。 首先，把stand cell、pad和ram的milkyway库拷贝到P-R/ref_lib下，把布局布线的脚本拷贝到P-R/script下，把和工艺相关的文件拷贝到P-R/star_rcxt和P-R/tech下，把层次定义文件拷贝到P-R/map下，并且创建了P-R/design_data和P-R/report两个空目录。 另外，我们还需要将综合得到的syn/output目录下的fifo_mapped.v和fifo_mapped.sdc文件拷贝到P-R/design_data目录下。 1、创建milkyway设计库（参见Astro培训教材lab 5a的task1和task2） 2）在Astro界面中选择菜单Tools -> Data Prep，此时可以看到Astro菜单栏的条目发生了变化。 3）选择菜单Library -> Create…，弹出对话窗口。 在Library Name中填入fifo，在Technology File Name中填入tech/umc18_6lm.tf，打开"Set Case Sensitive"选项，点击”OK”。（忽略warning，下同）之后可以发现多了P-R/fifo目录，这就是当前设计库所在目录。 Library Name填入fifo，Ref Library Name填入ref_lib/sc，点击Apply。 Ref Library Name填入ref_lib/io，点击Apply。 Ref Library Name填入ref_lib/ram，点击OK。 Library Name填入fifo，点击OK。可以看到sc、io和ram的库已经绑定到设计库了。 6）Netlist In -> Verilog In… Verilog File Name填入design_data/fifo_mapped.v 这一步将fifo综合得到的门级网单绑定到设计库中。 Unexpanded Cell Name填入fifo_with_pads.NETL Expanded Cell Name填入fifo_with_pads.EXP 点击Global Net Options按钮，弹开新的对话窗口 Net Name和Port Name都填入GND，点击Apply，可以看到Number Defined由0变为1 Net Name和Port Name都填入VDD，点击Apply，可以看到Number Defined由1变为2 点击Hide关闭子窗口，回到原来的对话窗口，点击OK 等效地，也可以在Astro命令输入栏中直接输入命令 load “script/1_data_prep.cmd” 至此，整个设计库创建完毕。可以进入P-R/fifo中观察所得结果。 2、创建设计单元（参见Astro培训教材lab 5a的task3、task4和task5） 1）Tools -> Astro，回到普通工作模式下。 Cell Name填入fifo_with_pads，点击OK 4）Design Setup -> Netlist: Bind Netlist… Net Cell填入"fifo_with_pads.EXP"，点击OK 5）Cell -> Hierarchy Preservation: Initialize Hierarchy Information… Flattened Cell Name填入fifo_with_pads.CEL Hierarchical Net Cell Name填入fifo_with_pads.NETL 6）Cell -> Hierarchy Preservation: Mark Module Instances Preserve… Flattened Cell Name填入fifo_with_pads.CEL，点击OK Cell Name填入2_design_setup，点击OK 等效地，也可以在Astro命令输入栏中直接输入命令 load “script/2_design_setup.cmd” 至此，整个设计单元创建完毕。进入P-R/fifo/CEL目录中可以看到里面有design_setup单元。 3、初始化布局（参见Astro培训教材lab 6a的task1、2、3、4） 从综合的结果看，本设计属于pad-limited类型，即芯片面积主要由pad决定。我们做布局规划的时候主要考虑pad的摆放。源设计中总共有14个pad，分4边摆放，每边最多4个。此外，每边还要另加两个电源pad（分别给pad和core供电，即后边即将提到的PVDDR和PVDDC）和两个地pad（PVSSR和PVSSC）。因此，每边最多8个pad，外加2个corner pad。每个pad的尺寸是194.90 um×60.12um，每个corner pad的尺寸是194.90 um×194.90 um，摆放时给pad和pad之间留大约20um的间距，则由此可得每边的长度大约为60×8＋20×9＋200×2＝1060um。Pad环往内每边再留100um布电源环，则最终可得core的尺寸为460um×460um。 Design Setup -> TDF: Load TDF… TDF File Name填入script/io.tdf，点击OK Design Setup -> Floorplan: Set Up Floorplan… Row/Core Ratio填入"0.7" （标准单元所占面积不大，可以适当降低core的利用率） 打开Double Back和Flip first row选项 PostPlace -> Filler Cell: Add Pad Fillers…，弹出对话框 load "script/set_pad_fillers.cmd" load "script/place_macros.cmd" 5）保存设计为3_initialized_floorplan load “script/3_floorplan_initial.cmd” 4、电源规划（参见Astro培训教材lab 6a的task5、6、7） 1）创建电源环（先电源环后地环，注意有别于Astro实验） PreRoute -> Rectangular Rings… L-Width、R-Width、B-Width、T-Width均填入"20" L-Layer、R-Layer设为48（met2） B-Layer、T-Layer设为46（met1） Left、Right、Bottom、Top均填入20 Left、Right、Bottom、Top均改为10 Net Name(s)填入VDD, GND（以逗号隔开） 选择Horizontal，Start Y填入410 3）在所有stand cell、ram和pad之间建立电源、地的逻辑连接 PreRoute -> Connect Ports to P/G… Net Name、Port Pattern均填入VDD 可以看到Astro提示：Connected 81 ports to net (VDD) through pattern VDD Net Name、Port Pattern均改为GND 可以看到Astro提示：Connected 81 ports to net (GND) through pattern GND. 4）在pad、ram的电源地引脚（pin）和电源网络（ring和strap）之间建立物理连接 这个过程可能会花2、3分钟，中间的warning可以忽略。 从版图上可以看到，所有的核电源pad（PVDDC、PVSSC）和ram都已经连接到电源网络上了。 PreRoute -> Verify P/G Connectivity… Std Cell Pin Connect选择Ignore 随后可以看到Asrto的检查报告。没有任何错误，可以继续下一步。 6）定义软阻碍（soft blockage），为标准单元的自动摆放做准备 load "script/define_soft_blockages.cmd" 上述过程可以通过执行Astro脚本4_powerplan.cmd一步完成。 5、时序约束设置（参见Astro培训教材lab2） Tools -> Data Prep，进入数据准备界面 Tech File -> ITF to TLU+，进行如下配置： 点击Sanity Check，提示warning，没有error，跳过。 Timing -> Constrains: Load SDC… SDC File Name填入design_data/fifo_mapped.sdc Timing -> AstroTime: Timing Setup… 打开Enable Multi-Clocks Per Reg、Ignore Propagated Clock、Enable Ideal Network Delay和Include Non Propagated Nets项 关闭Ignore Clock Uncertainty项 ataReportSummary或者astCheckDesign 前者会把时序信息报告在Astro的信息栏里，后者可以产生更详细的时序报告，但需要在弹出的对话输入文件名，把报告重定位到指定的文件里。 从时序报告中可以看到，setup slack只有-0.001，并且只有一个；hold slack为正。 注意：目前umc只提供Nominal的TLU+模型，没有Max和Min模型，所以这里的时序估算和我们综合时有较大的出入，推荐使用PrimeTime进行时序估算。 5）保存设计为5_floorplanned_tluplus 上述过程可以通过Astro脚本5_timing_setup.cmd一步完成。 6、标准单元自动摆放（参见Astro培训教材lab3） 1）使用congestion＋timing-driven自动摆放模式 InPlace -> Placement Common Options… 打开Optimization Mode下面的Timing选项 Preplace -> Pre-Placement Optimization… 这时如果再用ataReportSummary命令报告延时的话，可以发现负的slack已经没有了。 InPlace -> AstroPlace: Design Placement… 打开In-Placement Optimization选项 图中左侧和下侧的线条表示标准单元的密集程度，越粗的地方越密集。 4）在标准单元的电源地引脚（pin）和电源网络（ring和strap）之间建立物理连接 PreRoute -> Standard Cells… 从下面的版图上可以看到，所有标准单元的电源都已经连接到电源网络上了。 这一步主要是针对摆放后timing和congestion仍然不满足要求的设计进行的，对本设计来说其实并没有必要。但为了使流程更加完整，我们仍然做进一步的优化。 InPlace -> AstroPlace: Search and Refine… 这时可以查看一下timing和congestion，基本上没有改进。 PostPlace -> Optimization: Post-Place Optimization Phase 1… 这时的timing和congestion依然没有任何改进。 Clock -> Clock Common Options… Clock -> Clock Tree Synthesis: Clock Tree Synthesis… Clock -> Reports: Skew Analysis… Output To选择File，并在File Name填入report/CTS_skew.rpt 打开report/CTS_skew.rpt文件，可以发现无论是时钟树的最长路径延时还是延时偏差都很小。 时钟树已经综合出来了，所以必须改变延时检查选项以采用真实的时钟树延时模型。 Timing -> AstroTime: Timing Setup… 打开Enable Multi-Clocks Per Reg、Ignore Clock Uncertainty、Enable Recovery/Removal Arcs和Enable Gated Clock Checks项 关闭Ignore Propagated Clock和Enable Ideal Network Delay项 在Astro命令栏里输入ataReportSummary产生延时报告。 从报告中可以看出，建立和保持的slack都比前面有了较大的改善，这主要是因为实际的时钟树延时和延时偏差数值比我们在约束文件中定义的数值小了很多。 PostPlace -> Optimization: Post Place Optimization… 可以看到congestion和timing其实都没什么改进。 Route Setup -> Route Common Options… Global Routing和Track Assign下均选择Timing Driven Route -> Route Net Group… Net Name(s) From下选择All clock nets 完成以后，对版图的某些局部放大，可以看到时钟线已经连好了。 注意：这一步最好能够使最后报告的Violation为0。 Route -> Global Route: Global Route… 在Routing Phase下选择Global Route 关闭Flow Control下面的Purge Filler选项 在Routing Phase下选择Track Assign 关闭Flow Control下面的Purge Filler选项 Route -> Detail Route: Initial Detail Route… 把版图局部放大，可以看到所有的单元都已经布线完毕，同时Astro报告violation为0。 Route -> Detail Route: Search & Repair… 这一步主要是修复布线中产生的violation，对本设计来说并不需要，当然也没有坏处。 打开List Error Summary Immediately 稍等片刻，Astro会弹出一个DRC结果报告，从中我们可以看到： Via4 & Via5 overlap 有193处违反规则 这两类DRC错误都可以暂时忽略。metal1 notch是下一节修复的主要对象，而本设计中的Via4 & Via5 overlap主要是pad造成的，而pad有另外的DRC规则。 注意：此手册仅作入门之用，真正流片设计过程中，还有很多细节问题需要做进一步的完善。例如，dc脚本中需要对门级代码的assign语句进行处理，dc导出的.sdc文件也需要修改后才能为Astro所用，自动摆放、时钟树综合以及布线的各步骤中需要对timing setup进行实时调整，诸如此类的细节问题有待读者自己日后再做深入的学习。 | 
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发表于 2009-5-22 18:55:42
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