有没有真正用systemverilog做设计的？

zhhy3818_yahoo · 发表于 2009-5-21 13:28:08

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我自己是用verilog做IC设计的，systemverilog会不会完全起代verilog?如果这样，我们这些老人又要接受新的挑战了。

wqy1985 · 发表于 2009-5-21 14:42:01

新人，关注中~~

zrzf23 · 发表于 2010-1-1 18:38:03

sinxsinx · 发表于 2010-1-2 13:06:32

当然会。 SystemVerilog 比较 Verilog 就是跟 C++ 比 C 一样。

SystemVerilog 不难。只是开头累点。

imqly · 发表于 2010-1-2 16:21:48

我也在痛苦中啊

handsomehhj · 发表于 2010-1-3 16:14:25

做验证的比较多吧

wwq0327 · 发表于 2011-4-20 22:49:04

我也感觉有点难！！纠结中

bornforhappy · 发表于 2011-4-22 15:26:51

还好啦，虽然接触时间不长，但是sv主要是用来验证的，不过有些语法还是比较适合设计的，还在研究中。。。

Danyding · 发表于 2011-4-23 13:01:06

还木有

bukubuku · 发表于 2011-4-23 15:29:32

没有吧，不过新东西还是积极跟进一点比较好

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