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PT可以计算系统最高时钟频率吗?

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发表于 2009-5-20 15:19:37 | 显示全部楼层 |阅读模式

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我现在有一个系统已经设计好了
但是我却不晓得它的最高频率是多少,请问PT可以计算系统最高时钟频率吗?
如果能应该用什么命令?
发表于 2009-7-12 10:23:50 | 显示全部楼层
tong wen tong wen
发表于 2009-7-15 18:31:23 | 显示全部楼层
先加一个约束,看一下余量还有多少
发表于 2009-7-16 10:21:47 | 显示全部楼层
设个时钟看余量多少
发表于 2009-7-18 16:18:37 | 显示全部楼层
report critical path后再看 clock margin 和Timing report
发表于 2009-7-30 16:50:40 | 显示全部楼层
不能。完全依赖你的时序约束,STA才可以运行。
发表于 2009-7-30 18:01:09 | 显示全部楼层

DC是实现工具,PT是分析工具

原则上,一个rtl design是无法用pt来得到最高工作频率的,

除非你有一个门级网标和constraint,可以用PT来确实timing 是否满足。

通常的做法是用rtl + constraint + floorplan 或者wire-load-model的方式

在DC里面实现综合来评估你的rtl可以跑到多高频率,

在此基础上,可以修改综合的约束,主要是逐步提高时钟频率,
直到没有明显的timing violation为止,这是估出来的时钟频率,是DC报告出来的最好频率
但是要注意,DC report的timing都是估计值, 可以简单认为有10%余量下比较可信,只有真正layout才能确定可以跑到多高频率(因为要考虑congestion)

在0.13微米及一下,务必要注意,不能用clock_period + setup-violation的方式来估计最高频率。这种方法误差很大。
发表于 2009-7-31 10:53:20 | 显示全部楼层
楼上的回答很全面,但通常clock frequency,是根据应用而非电路来设计的。
发表于 2009-7-31 11:13:51 | 显示全部楼层
hehe,
楼上说的没错,
但对一个设计者而言,会碰到两个case
1.已知系统的时钟限制,即时钟频率来做设计,他只要想如何meet系统的要求就可以了
2.只知道系统的性能要求,或者不知道系统性能的要求,在做系统架构之前需要评估自己模块的性能,楼主提的是这个方面的问题
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