在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 4046|回复: 15

VerilogHDL及其Testbench编写方法

[复制链接]
发表于 2009-5-6 15:04:12 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
欢迎分享

VerilogHDL及其Testbench编写方法.pdf

238.07 KB, 下载次数: 80 , 下载积分: 资产 -2 信元, 下载支出 2 信元

基于VERILOG的一种高效验证平台的研究及应用.rar

56.51 KB, 下载次数: 48 , 下载积分: 资产 -2 信元, 下载支出 2 信元

发表于 2009-5-10 16:35:01 | 显示全部楼层
谢谢了哈
发表于 2009-5-11 02:48:00 | 显示全部楼层
不错,多谢分享啊
发表于 2009-5-11 11:26:43 | 显示全部楼层
dddddddddddddd
发表于 2010-4-25 00:34:18 | 显示全部楼层
发表于 2010-4-25 00:42:40 | 显示全部楼层
ddddddddddddd
发表于 2010-4-28 08:52:39 | 显示全部楼层
感謝分享~~
发表于 2010-5-25 00:16:55 | 显示全部楼层
duoxie~~
发表于 2010-5-26 22:24:12 | 显示全部楼层
看这个怎么样
发表于 2010-5-27 16:01:48 | 显示全部楼层
看看  学习一下
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条

×

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-22 23:55 , Processed in 0.025443 second(s), 9 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表